示波器是一種電信號的時域測量和分析儀器,，它顯示隨時間變化的信號幅度波形，其直觀的顯示效果有助于對被測對象的深入理解,，是一種綜合的信號特性測試儀。手持式數(shù)字存儲示波表是數(shù)字存儲示波器的一個重要分支,，是在滿足現(xiàn)場應用與便攜式的要求下出現(xiàn)的[1-2],。它是將臺式數(shù)字存儲示波器設計成掌上型、內(nèi)置電池供電的形式,，不但完全繼承傳統(tǒng)數(shù)字存儲示波器的所有測量功能和技術性能,，而且具備體積小、性價比高等特點而備受市場歡迎,，但受其尺寸與低功耗的限制,，設計存在一定難點。
    目前,，國內(nèi)外示波表的設計大多采用嵌入式技術,，其設計核心為數(shù)據(jù)采集、處理與傳送[3],。本文介紹以嵌入式芯片LPC2138與FPGA相結(jié)合的方式進行數(shù)據(jù)采集模塊的設計,，實現(xiàn)雙通道工作,，具有50 MHz實時帶寬，采樣率為100 MS/s,，等效采樣率為5 GS/s的手持式數(shù)字存儲示波表的功能,。實驗證明該采集系統(tǒng)是有效的。
1 系統(tǒng)總體設計
    系統(tǒng)總體設計框圖如圖1所示,。嵌入式控制器LPC2138通過FPGA控制衰減模塊,，實現(xiàn)對輸入的兩個模擬通道的信號進行10倍、100倍步進衰減,，根據(jù)用戶鍵盤輸入的觸發(fā)方式,，F(xiàn)PGA控制觸發(fā)模塊實現(xiàn)CH1、CH2,、外觸發(fā)等三種觸發(fā)模式,。LPC2138控制FPGA實現(xiàn)在用戶設置的垂直分辨率下，對輸入模擬信號進行放大并滿足A/D轉(zhuǎn)換器對輸入信號的要求,。通過FPGA產(chǎn)生采樣時鐘,，將A/D轉(zhuǎn)換器輸出的數(shù)據(jù)存入FPGA內(nèi)部高速數(shù)據(jù)存儲器中，并根據(jù)用戶設置的時基與垂直分辨率對該數(shù)據(jù)進行運算,，將運算結(jié)果送LCD進行顯示,。

2 硬件設計
2.1 衰減模塊
    為了實現(xiàn)對高電壓的測量，采用繼電器設計衰減模塊,，如圖2所示,。模擬信號經(jīng)過示波器探頭輸入后，經(jīng)過光電耦合器件實現(xiàn)交流和直流耦合選擇,。雙刀繼電器將輸入信號通過電阻分壓實現(xiàn)10倍和100倍衰減以匹配示波器探頭衰減,。

2.2 信號調(diào)理模塊
    圖3中經(jīng)過衰減后的信號經(jīng)過AD8034構(gòu)成的跟隨電路達到阻抗變換的功能，根據(jù)示波器時基1,、2,、5步進的規(guī)范，采用可變增益放大器AD8330來完成,。ADI公司的AD8330性能指標為：130 MHz的－3 dB帶寬,；增益范圍在0~317連續(xù)變化;差分輸入差分輸出;單電源＋5 V供電；低噪音,、低失真,；增益的大小受VDBS端模擬電壓控制。利用LPC2138控制D/A轉(zhuǎn)換器輸出模擬電壓控制AD8330的增益,。由于AD8330輸出電壓的共模電壓是＋2.5 V,與采用的模數(shù)轉(zhuǎn)換器的共模電壓要求不一致,因此采用AD8132實現(xiàn)共模電壓為+1 V,， 差分電壓輸出為-0.5 V~+0.5 V以滿足A/D轉(zhuǎn)換器對輸入信號的要求。在信號調(diào)理部分利用信號疊加原理實現(xiàn)信號偏移調(diào)節(jié)使顯示波形在液晶上上下調(diào)節(jié)。

2.3 數(shù)據(jù)采集與存儲模塊
    A/D轉(zhuǎn)換器選擇ADI公司的AD9288,，其具有兩個8位模擬/數(shù)字變換通道,；100 MS/s采樣率/每通道；90 mW/每通道(100 MS/s時),；片內(nèi)提供參考電壓和采樣,、保持電路；475 MHz模擬帶寬,；模擬信號輸入范圍為1 Vpp/每通道,。FPGA為AD9288提供100 MHz采樣時鐘，采集數(shù)據(jù)送FPGA內(nèi)部存儲模塊中,。由于采用的液晶橫向利用250個點用于顯示波形,，為此，數(shù)據(jù)存儲模塊利用循環(huán)存儲512點的方式完成采集與存儲即采集兩屏數(shù)據(jù),。
    數(shù)據(jù)存儲模塊完成將A/D轉(zhuǎn)換器輸出的數(shù)據(jù)按要求進行存儲,，其主要依賴于FPGA內(nèi)部邏輯單元完成峰值采樣并進行存儲，峰值采樣存儲模塊原理如圖4所示,。圖中主要包含一個二選一的八位選擇器2×8 mux,、2個74273 D觸發(fā)器、FPGA內(nèi)部存儲器LPM_RAM_DP,、8位比較器LPM_COMPARE,。

    標號為1的觸發(fā)器74273b以與采樣時鐘同頻率的100 MHz鎖存時鐘/CLK_RTN將高速A/D轉(zhuǎn)換器輸出的高速數(shù)據(jù)CHA_D[7..0]鎖存。8位比較器LPM_COMPARE完成對data a與data b數(shù)據(jù)的比較,，當b組數(shù)據(jù)大于a組數(shù)據(jù)時輸出agb為1,。LPM_RAM_DP為FPGA內(nèi)部的RAM存儲器，其數(shù)據(jù)存儲地址由計數(shù)器記錄采樣時鐘而產(chǎn)生,存儲脈沖TRANS_LATCH的頻率決定了峰值采樣的深度,，決定了經(jīng)過比較多少個點后存儲峰值,，存儲脈沖的頻率要低于采樣頻率，而且存儲脈沖低得越多,，相同時間內(nèi)比較的數(shù)據(jù)越多且存儲數(shù)據(jù)就相對越少,，其頻率由設置的時基決定，一般不小于20 MHz的頻率,即至少每采集5個點存儲一個有效的最大值,。8位選擇器2×8 mux的SEL控制端由TRANS_LOAD信號和agb經(jīng)過或門電路產(chǎn)生。TRANS_LOAD為與存儲頻率相同的信號,，占空比為0.2,，該信號完成將采集的第一個數(shù)據(jù)送入寄存器作為默認的當時最大值。之后,，SEL信號由agb完成控制,，它的作用是把每一次的比較得到的最大值鎖存于標號為2的74273b中，該74273b的作用是把上一次比較的最大值提供給比較器LPM_COMPARE作為本次比較的一個比較值,它的鎖存時鐘CLK_100M_H的頻率與采樣頻率一致,也為100 MHz,只是相位相差180°，目的是將本次采集的數(shù)據(jù)經(jīng)過比較后進行鎖存,。
    數(shù)據(jù)存儲模塊不僅對最大值進行存儲,，并且同時對最小值進行判斷與存儲，其原理僅在于比較器的設置略有區(qū)別,，只是將比較后的最小值進行存儲,。
3 數(shù)據(jù)采集軟件設計
    為了滿足用戶對高頻信號采集的要求，系統(tǒng)具有等效采樣與實時采樣兩種采樣方式,，數(shù)據(jù)采集軟件流程如圖5所示,。ARM控制FPGA產(chǎn)生100 MHz采樣時鐘，將采集數(shù)據(jù)以峰值形式存儲于FPGA內(nèi)部高速RAM中,，當時基大于500 ns時,，系統(tǒng)處于實時采樣過程，小于等于500 ns時,，系統(tǒng)進入等效采樣過程,。

    實時采樣階段，在滿足Nyquist采樣定理的前提下由A/D轉(zhuǎn)換器實時采集數(shù)據(jù),，A/D采樣率根據(jù)用戶所設定的時基來選擇,。示波表在液晶上沿著水平軸顯示512個采樣點，這些采樣點以每格50個或者25個采樣點的形式進行顯示,，本設計中采用了每格顯示250個點的形式,，信號以峰值采樣循環(huán)存儲512個點,實際上是采集到了2屏信號，在應用中把其中的250個點來按照用戶的需要來顯示,。
    在觀測具有重復性的高頻信號時,，系統(tǒng)可以從若干連續(xù)的信號周期中采集多組采樣點來構(gòu)建波形即等效采樣。每一組采樣點都由一個觸發(fā)事件來啟動采集,，一個觸發(fā)事件到來以后,就采集信號波形的一部分,并將其存儲于FPGA內(nèi)部高速ARM中,。經(jīng)過多次觸發(fā)事件以后，存儲器內(nèi)循環(huán)存儲了512個采樣點,根據(jù)采樣點與觸發(fā)事件的時間關系就可以在屏幕上重建一個完整的波形,。
    通過對手持式示波表數(shù)據(jù)采集部分的設計,，樣機實現(xiàn)了雙通道實時帶寬為50 MHz的數(shù)據(jù)采集；上升時間為17.5 ns,；實時采樣率100 MS/s ,，等效采樣率為5 GS/s；水平靈敏度為20 ns/div~5 s/div,，按1-2-5步進,；水平精度為±(0.01％＋1個像素)；垂直靈敏度為5 mV/div~20V/div,，按1-2-5步進,；垂直精度為±(5％＋1個像素),；垂直分辨率為峰-峰值8 bit；最大輸入電壓為峰-峰值200 V(BNC),；輸入阻抗為1 MΩ,。該技術已成功用于五行科技發(fā)展有限公司生產(chǎn)的WX4452手持式數(shù)字存儲示波器之中，取得了很好的效果,。
參考文獻
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