頻率信號具有抗干擾性強，易于傳輸,，易于保持信息完整性和可以獲得較高測量精度等優(yōu)點,，被廣泛應用于日常生活、工業(yè)等各個領域,，頻率測量成為信息提取,、設備檢測等過程中的一個重要環(huán)節(jié)。頻率檢測作為電子測量領域最基本的測量之一,，隨著數(shù)字電子技術的發(fā)展而得到了長足的進步，數(shù)字頻率測量也得到了越來越廣泛的應用,，從而使測頻原理和測頻方法的研究受到越來越多的關注,。本文在簡述頻率測量原理和方法的基礎上，主要介紹一種基于PXI總線的寬帶,、高精度數(shù)字頻率計的設計與實現(xiàn),。
1 測頻原理
目前對頻率的測量采用的方法主要有：圍繞電子計數(shù)器計一定時間內的脈沖個數(shù)來確定頻率；對信號時頻變換的算法進行研究,。本文主要討論前者,。
1．1 直接測頻法
電子計數(shù)器是一種利用比較法進行測量的最常見、最基本的數(shù)字化儀器,，是其他數(shù)字化儀器的基礎,。頻率在時間軸上是無限延伸的，因此對頻率測量需要確定一個取樣時間T,，在該時間內對被測信號的周期進行累加計數(shù)(若計數(shù)值為N),，根據(jù)fx=N／T得到頻率值。此種方法由于閘門時間與被測信號不同步,，計數(shù)時存在±1的計數(shù)誤差,，影響測頻精度。
1．2 等精度測量法
可見直接測頻法雖然設計簡單,，但是精度不高,，為消除“±1計數(shù)誤差”，對其進行改進如圖1所示。
被測信號經(jīng)過濾波,、放大,、分頻、整形預處理之后,，將處理后的方波信號和閘門時間預置方波信號進行同步控制,。同步控制一般由D觸發(fā)器和三態(tài)門來實現(xiàn)。在測頻率和周期時,，單片機控制中心發(fā)出清零信號使三態(tài)傳輸門處于高阻狀態(tài),，同時給出啟動閘門信號，當被測信號整形后的方波信號上升沿到來時,，同步控制發(fā)出信號,，使閘門A和閘門B同時開始對被測信號和標準信號進行計數(shù)。當單片機發(fā)出結束閘門信號后,，fx的方波信號上升沿的到來,，將使計數(shù)器停止計數(shù)，并申請中斷服務,。這樣便實現(xiàn)了閘門的啟閉與fx同步,，再將中斷服務送來的數(shù)據(jù)送入運算中心進行處理，最后將結果送入顯示系統(tǒng),，顯示測量結果,。時序圖如圖2所示。
經(jīng)分析,，誤差主要來自標頻信號與閘門B不同步產生的“±1”誤差,，為進一步提高測頻精度，提出了基于相位重合的全同步測頻方法,。
1．3 全同步測頻法
設開啟閘門時脈沖同步時間差為△t1,，關閉閘門時脈沖同步時間差為△t2，脈沖的相位同步檢測最大誤差為△t，則有△t1≤△t,，△t2≤△t,。不計標準時鐘誤差，實際閘門與標準時鐘同步,，實際閘門時間為T,，被測信號計數(shù)值為Nx，標準時鐘計數(shù)值為No,，則被測信號的頻率測量值為：
真實值為：
頻率測量的相對誤差為：
由式(3)可知,，誤差只與脈沖相位檢測電路的準確度有關。
2 硬件電路設計
2．1 信號調理電路設計
被測信號為1 Hz～6 GHz,，頻帶范圍較寬,，而CPLD／FPGA中計數(shù)器工作頻率不超過200MHz，因此需要對被測信號進行預處理,。該頻率計模塊包含 3個測試通道,，分別為0，1,，2通道,。其中，O通道所測頻率范圍為1～6 GHz,；1通道所測頻率范圍為50 MHz～1 GHz,；2通道所測頻率范圍為1 Hz～50 MHz。對于0,，1通道的信號,，由于頻率較高,，因而先由高頻信號接收器進行接收整形,，然后經(jīng)前端分頻器分頻后送到FPGA／CP-LD進行計數(shù)；對于2通道所測的信號被放大整形后直接送到FPGA／CPLD計數(shù),。
2．2 器件選擇
由于該頻率計模塊分3個測試通道,，對應不同的測試通道，選用了相對應的器件,。在O通道,，選用Zarlink公司的ZL40800和SP8782，實現(xiàn)8×32分頻,；在1通道,，選用SP8782實現(xiàn)32分頻；在2通道選用施密特觸發(fā)器對信號進行放大整形,。高穩(wěn)定度晶振選用TC75溫度補償晶振,，其穩(wěn)定度為±10-8；FPGA選用Altera公司的EPM7032SLC44-5，其速度等級為5 ns,，既滿足了該電路的要求,，又兼顧了電磁兼容；高頻信號接收器采用NB6L16差分接收器,，其接收的最高信號頻率可達 6 GHz,。
2．3 PXI總線接口電路設計
專用PCI接口芯片加CPLD／FPGA的接口方案，采用專用接口芯片PCI9030雖沒有像直接采用CPLD／FPGA那么靈活,，但它可以大大縮短開發(fā)周期,，并且專用總線接口芯片具有通用性，提供配置寄存器,，具備用于突發(fā)傳輸功能的片內FIFO等優(yōu)點,，避免了自行設計PXI總線將大量的人力和物力投入到紛繁的邏輯驗證、時序分析工作上,，開發(fā)周期長的弊端,。
2．4 基于FPGA的相位重合檢測電路設計
相位重合檢測電路基本原理：利用FPGA內部的延時特性，信號經(jīng)過方向延時后和原信號相與,，即可獲得與延時時間長度相同的輸出,，且輸出間隔為各自的周期，當兩路信號在第一次與門之后重合時,，y輸出高電平,，此時判斷兩信號相位重合。EPM7032SLCA4-5的延時時間為5 ns,。電路圖如圖4所示,，時序圖如圖5所示。
3 基于PXI總線的寬帶頻率計設計
3．1 PXI總線介紹
PXI總線是在PCI總線內核技術上增加了成熟的技術規(guī)范和要求形成的,。它通過增加用于多板同步的觸發(fā)總線和參考時鐘(10 MHz),，用于進行精確定時的星型觸發(fā)縱向，以及用于相鄰模塊間高速通信的局部總線來滿足用戶試驗和測量的要求,。PXI將Windows 95和Windows NT定義為其標準軟件框架,，并要求所有的儀器模塊都帶有按VISA規(guī)范編寫的WIN32設備驅動程序，使PXI成為一種系統(tǒng)級的規(guī)范,，確保系統(tǒng)易于集成和使用,。
3．2 頻率計系統(tǒng)組成
被被測信號經(jīng)過調理電路預處理后與標準頻率一起輸出到相位檢測電路后，由總線控制打開預制閘門,，當檢測到相位重合時,，實際閘門開啟并計數(shù)，當預制閘門下降沿到來時并不立即停止計數(shù),，而是等到下一次的脈沖重合點到來時關閉閘門并停止計數(shù),，系統(tǒng)由PXI總線進行控制,。原理圖如圖6所示。
4 結語
介紹了一種基于PXI總線的高精度寬帶頻率計,，采用預分頻和相位同步測頻相結合的技術,，實現(xiàn)了寬帶范圍內的高精度測頻要求，同時,，通過FPGA將關鍵電路部分以邏輯編程的方式集成在芯片中,，易于修改，使用方便,。整個系統(tǒng)由PXI總線進行通信和控制,，該頻率計在電子測量領域有著廣泛的應用前景。