《電子技術(shù)應(yīng)用》
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DC-DC變換器中一種高性能振蕩電路的設(shè)計

2009-04-01
作者:耿銘慈,馮全源

??? 摘 要: 采用UMC 0.6μm BCD工藝,設(shè)計了一種高性能雙頻振蕩電路,并成功地將其應(yīng)用于一款高效率、寬輸入電壓范圍的DC-DC降壓型開關(guān)變換器中,。該電路作為整個芯片的核心模塊之一,采用雙電容充放電技術(shù)和RS觸發(fā)機(jī)制,實現(xiàn)方波信號高,、低電平時間精確可控。仿真結(jié)果表明,,在考慮偏置電流,、電源電壓、溫度以及MOSFET工藝波動的容差時,,該振蕩器的正常工作頻率和占空比的最大偏差分別為7%和5%,。
??? 關(guān)鍵詞: DC-DC變換器;振蕩器,;容差

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??? 振蕩器作為DC-DC變換器中的核心模塊之一,,要求在電源電壓、溫度和工藝的容差范圍內(nèi)產(chǎn)生低偏差的振蕩頻率和占空比,。文獻(xiàn)[1]~[3]針對DC-DC變換器的應(yīng)用提出了各自的振蕩器結(jié)構(gòu),。文獻(xiàn)[1]實現(xiàn)了頻率選擇功能,,但未考慮MOSFET工藝波動對時鐘信號的影響;文獻(xiàn)[2]采用了電阻溫度補(bǔ)償?shù)姆椒▽崿F(xiàn)了環(huán)形振蕩器在所有容差下的頻率穩(wěn)定,,但未對占空比的容忍度進(jìn)行分析,;文獻(xiàn)[3]將DC-DC變換器的外同步信號引入振蕩電路,實現(xiàn)了寬范圍內(nèi)的頻率可調(diào)功能,。本文在DC-DC變換器所采用的傳統(tǒng)振蕩器結(jié)構(gòu)[2]基礎(chǔ)上做了如下改進(jìn):
??? (1)采用雙電容充放電,,利用RS觸發(fā)器的保持機(jī)制,實現(xiàn)高,、低電平時間的分別控制,;
?? ?(2)在電容充電電路中,引入有源負(fù)反饋,,減小電源和溫度對充電電流的影響,;
?? ?(3)將DC-DC變換器的反饋電壓引入該振蕩器,以實現(xiàn)過載或輸出短路情況下開關(guān)頻率和導(dǎo)通占空比的降低[4],。
1 振蕩器電路設(shè)計與分析
1.1 等效架構(gòu)電路

?? ?振蕩電路由CLK低電平控制電路和CLK高電平控制電路兩部分構(gòu)成(如圖1所示),,分別用來控制時鐘信號CLK的低、高電平時間,。VCC_A和VCC_D分別由DC-DC變換器內(nèi)部的模擬電源和數(shù)字電源產(chǎn)生,,本文設(shè)定其典型值為:VCC_A=3.3V,VCC_D=5.0V,。FB為DC-DC變換器的反饋引腳,,當(dāng)VFBth2時,CLK頻率f=110kHz,,低電平占空比D=96%,,用于芯片過載和短路的情況;反之,,芯片工作于正常模式,,兩指標(biāo)分別為340kHz和90%。

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??? 圖2為該振蕩器的工作時序波形,。系統(tǒng)上電后,,電流源I1開始為電容C1充電,比較器CMP1輸出低電平(R=‘0’),;同時,,電容C2兩端電壓不可突變,經(jīng)比較器CMP3輸出S=‘0’,。這將迫使觸發(fā)器保持系統(tǒng)初態(tài)(Q=‘1’),,因此CLK保持低電平。當(dāng)C1上端電壓達(dá)到門限Vth1時,,CMP1輸出變?yōu)楦唠娖?R=‘1’),,觸發(fā)器被復(fù)位(Q=‘0’),,因此CLK跳變?yōu)楦唠娖健V?,NMOS管M5和電流源I2被打開,,電容C1迅速放電,電容C2開始充電,,使觸發(fā)器再次進(jìn)入保持態(tài)直到C2上端電壓到達(dá)門限Vth3,。CLK端便在觸發(fā)器置位→保持→復(fù)位→保持→置位的循環(huán)機(jī)制中形成周期性的方波信號。

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1.2 偏置電路
??? 通常情況下,,在電容充放電的振蕩機(jī)制中,,頻率與充電電流呈線性關(guān)系,因此,,偏置電流的溫度和電源壓控特性直接影響振蕩頻率,。在圖3所示的偏置電路中,QB的基極電壓由普通帶隙基準(zhǔn)產(chǎn)生的VREF(1.25V)提供,。具有正溫度系數(shù)的電阻RB與Vbe的負(fù)溫度系數(shù)相抵消,,產(chǎn)生溫度系數(shù)很小的參考電流IREF,通過電流分配技術(shù)[5]為振蕩器提供不同的偏置電流,。

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1.3 電壓比較器電路
??? 比較器是振蕩器中的關(guān)鍵電路之一,其延時對高速時鐘信號的周期有較大影響,。圖1中的電壓比較器CMP1和CMP2的實現(xiàn)如圖4所示,,在兩級開環(huán)比較器的輸出增加兩級推挽反向器,可以在不降低轉(zhuǎn)換率的情況下提高負(fù)載驅(qū)動能力,。

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??? 該比較器具有70dB以上的增益和100kHz的-3dB帶寬,,因此只有幾十納秒的階躍響應(yīng),該性能對于中心頻率為340kHz的振蕩器來說,,可以保證頻率有良好的穩(wěn)定性和可控性,。
1.4 振蕩器核心電路設(shè)計
??? 圖5是圖1的具體實現(xiàn),其中(W/L)1=(W/L)2=(W/L)3,。當(dāng)VFB>Vth2時,,C1的充電電流為:
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式(1)中,R=R1+R2+R3+R4,。為了減小VCC_A和溫度對I1的影響,,除了采用較為精確的Triming電阻R5和R6,還加入PMOS管M2,,在Q1射極端形成有源負(fù)反饋[6],,如圖6的小信號電路所示。等效跨導(dǎo)為:
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???? 如果ro2>>gm,、ro>>gm,,則式(2)簡化為Gm≈1/ro2,,這表明Vin的變化大部分落在M2上,從而使M1電流和充電電流I1保持穩(wěn)定,。
??? 在I1支路中串聯(lián)一個二極管連接的M4管,,在RAMP端產(chǎn)生與CLK同步的用于電流模式DC-DC變換器的斜坡補(bǔ)償信號。通過1.1中振蕩機(jī)制的分析可得CLK的低電平時間(不考慮比較器延時)為:
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??? 圖5中,,充電電流I2由偏置電壓VBais1決定,,結(jié)合圖3和圖4中的尺寸關(guān)系(不考慮溝道調(diào)制效應(yīng)),可得:
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??? CLK的高電平時間(忽略反向器延時影響)為:
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其中,,Vth3為反向器INV的翻轉(zhuǎn)電平,。
??? 因此,CLK頻率和占空比的計算公式為:
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??? 觀察式(1),、式(3)~式(6)可以發(fā)現(xiàn):根據(jù)芯片所需的頻率和占空比選定電容,,且反向器采用標(biāo)準(zhǔn)數(shù)字單元,則I1的確定通過調(diào)節(jié)R1~R6的阻值及比例實現(xiàn),,I2由M8的尺寸確定,。從而分別實現(xiàn)CLK信號低、高電平的簡單可控,。
2 仿真結(jié)果分析與討論
??? 基于UMC 0.6μm BCD工藝,,用HSPICE在-40℃~+85℃、三種電源(VCC_A vs.VCC_D=3.0V vs.4.5V,;3.3V vs.5.0V,;3.6V vs.5.5V)以及5個MOSFET工藝(TT、FF,、SS,、FS、SF)波動的環(huán)境下對振蕩器進(jìn)行仿真驗證,,給電源施加階躍激勵,、FB施加線性上升(0~0.9V)電壓,得到圖7所示兩種情況(下標(biāo)L代表110kHz,,H代表340kHz)的f-T,、D-T特性曲線。表1給出了三種不同電源下的振蕩頻率和占空比,。

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??? 圖7表明,,一方面頻率隨溫度的變化并未呈現(xiàn)近似的線性關(guān)系,而是有峰值的出現(xiàn),,這是因為電阻,、電容和MOSFET的溫度系數(shù)是非線性的。在低溫時,,f表現(xiàn)為正溫度特性,,在0℃附近,,f轉(zhuǎn)為負(fù)溫度特性。另一方面,,占空比與溫度接近線性關(guān)系,。對于PWM型DC-DC變換器來說,輸出電壓是開關(guān)信號占空比的函數(shù),。因此,,該線性關(guān)系有利于變換器溫度性能的調(diào)節(jié)。
??? 將最壞情況下的數(shù)據(jù)列于表2中,。統(tǒng)計結(jié)果表明,,該振蕩器對容差的容忍度較好,適用于輸入電壓范圍較寬的DC-DC變換器的低成本設(shè)計,。

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??? 本文提出了一種用于DC-DC變換器的振蕩電路,,并對其電路特點和性能進(jìn)行了詳細(xì)分析和仿真。結(jié)果表明,,芯片過載時具有自動降頻保護(hù)功能,,在偏置電流、電源電壓,、溫度以及MOSFET工藝容差下有良好的頻率和占空比穩(wěn)定性,,且占空比與溫度的近似線性關(guān)系對于DC-DC變換器來說有利于開關(guān)信號對輸出電壓的調(diào)節(jié)。
參考文獻(xiàn)
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[2] 李俊宏,,李平,胥銳.一種基于標(biāo)準(zhǔn)CMOS工藝的低成本振蕩器的設(shè)計[J].微電子學(xué),,2007,;37(4):543-547.
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