隨著數(shù)字化視頻技術(shù)在視頻電話、視頻會(huì)議,、DVD以及高清晰度數(shù)字電視等方面的應(yīng)用,，視頻壓縮標(biāo)準(zhǔn)也隨之不斷發(fā)展。ITU-T制定的H.26x系列和ISO/IEC制定的MPEG-x系列,，是視頻領(lǐng)域中兩大獨(dú)立的主流視頻壓縮標(biāo)準(zhǔn),。2003年,，這些組織又聯(lián)合推出新的視頻壓縮標(biāo)準(zhǔn)H.264/MPEG-4 -10AVC,，簡(jiǎn)稱H.264/AVC。H.264/AVC采用一系列新的壓縮方法[1],，可獲得更好的壓縮效果,，其壓縮率達(dá)到以往標(biāo)準(zhǔn)的1.5~2倍[2]。因此,，基于這一標(biāo)準(zhǔn)的相關(guān)研究和硬件實(shí)現(xiàn)具有重要的意義,。視頻壓縮硬件實(shí)現(xiàn)的關(guān)鍵是編解碼模塊，其中尤以編碼模塊最為核心,。本文主要研究編碼模塊中的4×4整數(shù)變換量化核,，提出硬件實(shí)現(xiàn)的優(yōu)化方法，并采用Verilog HDL語言進(jìn)行硬件設(shè)計(jì)和綜合,。
1 4×4整數(shù)變換量化核的原理
在以前的視頻編碼標(biāo)準(zhǔn)如MPEG-2和H.263中,，對(duì)于預(yù)測(cè)的殘差數(shù)據(jù)都是采用8×8離散余弦變換(DCT)[1]作為變換的基本運(yùn)算操作；而在H.264/AVC編碼標(biāo)準(zhǔn)中,，則采用類似DCT變換形式的基于4×4 像素塊的整數(shù)變換,。由于變換塊的尺寸縮小，運(yùn)動(dòng)物體的劃分更精確,，而且運(yùn)動(dòng)物體邊緣處的銜接誤差大為減小,。
對(duì)于整數(shù)變換方式,，4×4像素塊的變換公式[3]為：
式中，(CXCT)是二維變換核,，Ef是縮放因子矩陣,，符號(hào)表示CXCT矩陣?yán)锏拿總€(gè)元素和Ef矩陣中相同位置的元素相乘，a=1/2,，b=
,。為了更有效地壓縮數(shù)據(jù)，需要利用量化的方法對(duì)變換后的數(shù)據(jù)進(jìn)行有損壓縮,。同時(shí),，由于整數(shù)變換需要利用矩陣行向量的歸一化因子進(jìn)行系數(shù)縮放處理，為降低變換的運(yùn)算量,，在H.264/AVC標(biāo)準(zhǔn)中將變換的系數(shù)縮放并進(jìn)行量化運(yùn)算處理,，避免了復(fù)雜的實(shí)數(shù)運(yùn)算和除法運(yùn)算，更有利于硬件的實(shí)現(xiàn),。
對(duì)于量化方式,，正向量化運(yùn)算可由如下公式[3]實(shí)現(xiàn)：
式中， Zij為量化后的系數(shù),；Wij為變換矩陣W＝CXCT中的元素;MF=
·2q,，PF稱為縮放系數(shù)，根據(jù)元素在陣列塊中的不同位置,，其取值如表1所示,，Qstep為量化步長(zhǎng)，由0至51共52個(gè)量化參數(shù)QP決定,，QP增加1,， Qstep增加12.5%； q=15+QP/6,，QP/6取整數(shù),；對(duì)于幀內(nèi)宏塊f取2q/3，幀間宏塊f取2q/6,。需要指出的是,，MF的值可根據(jù)PF和QP的取值經(jīng)簡(jiǎn)單計(jì)算得到，并可形成表格,，通過查表方式便可實(shí)現(xiàn)硬件運(yùn)算,，并有效地提高了運(yùn)算速度。
2 4×4整數(shù)變換量化核的優(yōu)化設(shè)計(jì)
為進(jìn)一步提高硬件運(yùn)算速度,，減少硬件開銷,，設(shè)計(jì)中采用了如下優(yōu)化方法：
(1)在求取變換陣W＝CXCT時(shí)，根據(jù)變換的對(duì)稱性,，將X的列變換(矩陣左乘)與行變換(矩陣右乘)分開實(shí)現(xiàn),，把二維變換分割為兩次一維變換,，并采用快速堞形算法[4]來實(shí)現(xiàn)。一維變換的快速算法實(shí)現(xiàn)如圖1所示,，其中的列變換可用如下算式表示：
對(duì)于每列變換,，需要進(jìn)行8次加法和2次移位運(yùn)算，而行變換則可根據(jù)矩陣轉(zhuǎn)置的性質(zhì)ABT=(BAT)T,，將經(jīng)過列變換后的結(jié)果矩陣先進(jìn)行轉(zhuǎn)置,，再采用相同的變換形式運(yùn)算。這樣對(duì)4×4點(diǎn)數(shù)據(jù)做一次變換,，只需通過8×8次加法和2×8次移位運(yùn)算便可完成,。
(2)針對(duì)不同運(yùn)算的位寬需要，設(shè)計(jì)專用的加法器和乘法器,。本文對(duì)整數(shù)變換中的加法器采用三級(jí)流水線加法器,，實(shí)現(xiàn)9位加法，每級(jí)流水線完成三位超前進(jìn)位加法,，將邏輯延遲限制在三位加法器之內(nèi),。圖2給出了9位加法器的流水線實(shí)現(xiàn)框圖。選用EPF10K10LC84-3作為適配器件,，經(jīng)過Synplify Pro 7.3綜合,，結(jié)果表明這種加法器具有較優(yōu)的最高工作頻率和硬件開銷。如表2所示, 常規(guī)加法器的最高工作頻率為37.0MHz,，消耗資源卻為28LC,，而經(jīng)過優(yōu)化的三級(jí)流水線加法器在消耗資源增加不多的情況下，其最高工作頻率相比常規(guī)加法器提高了257%,，達(dá)到94.5MHz,。
在量化過程中,，對(duì)于給定的量化參數(shù)QP,， MF只有三種取值，因此乘法實(shí)現(xiàn)可以采用無符號(hào)數(shù)乘法運(yùn)算,，乘法結(jié)構(gòu)則采用16×14位加法樹乘法器,。這樣，在提高運(yùn)算速度的同時(shí)節(jié)約了芯片面積,。
(3)對(duì)于f的計(jì)算,，在不影響運(yùn)算精度的情況下本文采用近似處理。為了避免除法運(yùn)算,，將f的計(jì)算式變形,，即：
f=2q/3=(215/3)×2m≈[(215＋1)/3]×2m≈10923×2m
式中， m取值為0～8,，具體由相應(yīng)的QP給出,。由于f在完成加法運(yùn)算后其結(jié)果還需左移q位,，所以計(jì)算精度不會(huì)受影響。這樣,，對(duì)f的計(jì)算只需進(jìn)行移位操作,。
3 4×4整數(shù)變換量化核硬件實(shí)現(xiàn)
基于上述算法原理及其設(shè)計(jì)，本文首先對(duì)4×4整數(shù)變換量化模塊進(jìn)行C語言編程,，驗(yàn)證了該模塊所采用算法的正確性,。然后采用Verilog HDL語言描述4×4整數(shù)變換和量化核(幀內(nèi)模式)的硬件功能，并通過仿真軟件Modelsim SE 5.7進(jìn)行功能仿真,，驗(yàn)證了該模塊輸出結(jié)果與設(shè)計(jì)要求相一致,。最后采用Synplify Pro7.3綜合工具，并以Altera公司的Stratix系列FPGA作為主要目標(biāo)適配器件進(jìn)行綜合,。
4×4整數(shù)變換量化核的二大子模塊的綜合結(jié)果如表3所示,，表中同時(shí)給出經(jīng)本文優(yōu)化設(shè)計(jì)前后的綜合結(jié)果作為對(duì)比?？梢?，經(jīng)本文采用的三種優(yōu)化設(shè)計(jì)處理后，在硬件開銷改變不大情況下,，變換子模塊的最高工作頻率達(dá)到59.4MHz,，是未優(yōu)化前的1.73倍，而量化子模塊的最高工作頻率達(dá)到55.8MHz,，是未優(yōu)化前的1.82倍,。4×4整數(shù)變換量化核的最高工作頻率取各子模塊的最低頻率，這樣其優(yōu)化后的最高工作頻率是55.8MHz,，相比優(yōu)化前的30.7MHz提高了82％,。
本文對(duì)H.264/AVC協(xié)議中的4×4整數(shù)變換量化核從算法原理到硬件實(shí)現(xiàn)進(jìn)行了分析和設(shè)計(jì)。采用自頂向下的Verilog HDL設(shè)計(jì)流程,實(shí)現(xiàn)了4×4整數(shù)變換量化核硬件功能的優(yōu)化設(shè)計(jì),，模塊的最高工作頻率提高了82％,，為H.264/AVC視頻編碼標(biāo)準(zhǔn)的硬件實(shí)現(xiàn)提供了參考。