《電子技術應用》
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單片機雙機并行通信中所遇問題及解決方法
摘要: 本系統(tǒng)采用的CPLD為 ATMEL公司生產的ATF1540AS器件,該器件是一種高性能、高密度復合可編程邏輯器件,,簡稱CPLD,它利用ATMEL 的電可擦除存儲器技術,,有 64個邏輯宏單元和68個I/O端口,很容易和多個TTL,、SSI、MSI,、LSI和經典的PLDS組合使用,。每個宏單元包括積項和積項多路選擇器、 OR/XOR/CASCADE邏輯,、觸發(fā)器,、輸出選擇和使能、輸入邏輯陣列五個部分,。ATF1504AS的增強選路開關增加了可用的門計數(shù),提高了管腳鎖存設計修改的成功率,。
Abstract:
Key words :

 

1 引言
本系統(tǒng)主要應用于雙CPU電腦刺繡機中,。為了減輕下位機的控制負擔,,更好的完成花樣的刺繡,。其次為下一步脫機工作做準備(即在機器刺繡的同時,,為刺繡下一個花樣做準備工作),這樣一來,,可以進一步提高工作效率,。由于系統(tǒng)在最初研發(fā)中遭遇程序跑飛問題的困擾,,于是提出了采用CPLD(可編程邏輯器件)的方式,,以解決通訊干擾問題,。
 
本系統(tǒng)采用的CPLD為 ATMEL公司生產的ATF1540AS器件,,該器件是一種高性能,、高密度復合可編程邏輯器件,,簡稱CPLD,它利用ATMEL 的電可擦除存儲器技術,,有 64個邏輯宏單元和68個I/O端口,,很容易和多個TTL、SSI,、MSI、LSI和經典的PLDS組合使用,。每個宏單元包括積項和積項多路選擇器,、 OR/XOR/CASCADE邏輯,、觸發(fā)器,、輸出選擇和使能、輸入邏輯陣列五個部分,。ATF1504AS的增強選路開關增加了可用的門計數(shù),提高了管腳鎖存設計修改的成功率,。
 
2 系統(tǒng)結構
 
系統(tǒng)的CPU采用W77E58,由ATF1504AS構成通信接口,系統(tǒng)框圖如圖1所示,。
 
圖1 雙機通信框圖
 
2.1 問題提出
 
電腦刺繡機為達到良好的人機界面交互功能,,采用上下位機方式,下位機主要進行繡花動作的控制,,上位機主要進行花樣的跟蹤,。為了實現(xiàn)繡花的同時在液晶屏上進行繡花跟蹤,,單CPU方式存在系統(tǒng)資源透支,, CPU處理數(shù)據將十分困難,,于是提出了采用雙CPU的工作方式,,但同時帶來一個問題—雙CPU的通信問題。
 
2.2 解決方案
 
(1) 采用串行通信方式
 
優(yōu)點:在由單片機組成的多機方式中,,串行接口方式是最常用的,。串行通信方式接口電路簡單,,可以方便實現(xiàn)長距離傳輸??垢蓴_能力比較好。
 
缺點:傳輸數(shù)據慢,,不適合實時數(shù)據傳輸,。在數(shù)據傳輸要求高的情況下,,容易造成瓶頸堵塞現(xiàn)象,。
 
(2) 采用并行通信方式
 
優(yōu)點:并行通信傳輸數(shù)據快,,適合進行實時控制,。
 
缺點:抗干擾能力差,,不適合長距離傳輸,,最大距離不超過5m,。
 
由于本系統(tǒng)對數(shù)據傳輸?shù)膶崟r性要求比較高,,并且上下位機之間的距離不超過3m,進行適當?shù)目垢蓴_措施,完全可以達到系統(tǒng)的要求,,所以確定采用并行通信方式,。
 
2.3 具體措施
 
(1) 采用ATF1504AS(可編程邏輯器件)進行并行通信,減少分立器件所產生的雜散電容而帶來的噪聲干擾。
 
(2) 在輸入數(shù)據端加斯密特電路(74LS14),,將外部傳輸線上耦合噪聲濾除掉,。從而提高總線接收的抗干擾性能,。
 
(3) 采用三態(tài)門驅動方式可以提高總線的抗干擾能力,因為三態(tài)門有三種狀態(tài)輸出,,既所謂的低阻高電平,、低阻低電平,、高阻態(tài)(禁態(tài))。由于三態(tài)門的輸入具有的三態(tài)性,所以使三態(tài)門的信號源的負擔減輕,。有利于提高速度和抗干擾能力,。
 
3 雙CPU通信原理設計
 
3.1 雙CPU通信原理圖
 
從圖2雙CPU通信原理圖中可以看出,在輸入接口上都接上74LS14斯密特電路和74LS244三態(tài)門驅動器,,以提高抗干擾能力。在SRZB,、SCYX(上位機)及SRZB、SCYX(下位機)的握手信號線上接入74LS14斯密特電路,,以提高抗干擾能力。
 
圖2 雙機通信原理圖
 
3.2 ATF1504AS內部原理圖
 
由于篇幅有限,僅列出上位機的ATF1504AS的內部原理圖如圖3,,下位機的ATF1504AS的內部原理圖與此相類似,。
 
圖3 ATF1504AS內部原理圖
 
4 系統(tǒng)工作原理
 
4.1 上位機輸入數(shù)據
 
如圖3所示,。在輸入數(shù)據以前,通過對U1(74173)給U2(D觸發(fā)器)進行初始化,,即對U2的CLRN端輸入一上升沿的脈沖,使U2清零,。此時上位機 SRYX端為低電平,,ZDQQ端為高電平,。此時為接收數(shù)據做好準備。當下位機接收到上位機的SRYX端輸出的低電平時,,就可以發(fā)送數(shù)據到鎖存器中,,緊接著給上位機的SRZB端輸出一個上升沿脈沖,,U2的Q端(SRYX端)輸出正脈沖,,ZDQQ端經過反相器輸出負脈沖。上位機在檢測到ZDQQ端為低電平時,,將數(shù)據線上的數(shù)據取出,。緊接著通過對UI給U2進行進行初始化,完成對一個字節(jié)的讀取,,并為讀取下一個字節(jié)做好準備,。上位機輸入數(shù)據信號波形圖如圖5所示。
 
圖4 上位機輸出數(shù)據時信號波形圖
 
圖5 上位機輸入數(shù)據時信號波形圖
 
4.2 上位機輸出數(shù)據
 
如圖3所示在輸出數(shù)據以前,,通過對U1 (74173)給U3(D觸發(fā)器)進行初始化,,即對U3的PRN端輸入一上升沿的脈沖,使U3輸出置1,。此時上位機的SCZB端經反相器輸出低電平,,U3 的Q端為高電平。此時為發(fā)送數(shù)據做好準備,。當上位機的SCYX端接收輸入的上升沿脈沖時,,U3的Q端為低電平,當CPU檢測到Q端為低電平時,,就可以發(fā)送數(shù)據到鎖存器中,,緊接著通過上位機的SCZB端向下位機SRZB端輸出一個上升沿脈沖。表示已發(fā)送數(shù)據,,接著通過對U1給U2進行進行初始化,。完成對一個字節(jié)的輸出,并為輸出下一個字節(jié)做好準備,上位機輸出數(shù)據信號波形圖如圖4所示,。
 
5 軟件設計
 
5.1 程序流程設計
 
圖6示出輸入數(shù)據流程圖,,圖7示出輸出數(shù)據流程圖。
 
圖6 輸入數(shù)據流程
 
圖7 數(shù)據輸出程序流程圖
 
5.2 部分程序清單
 
(1) 輸入數(shù)據程序清單
 
ORG 0000H
 
JMP START
 
ORG 0003H
 
JMP RESEVE
 
START: MOV TCON,#0 ;設置中斷INT0
 
MOV TMOD,#11H
 
CALL SZSRDK ;設置輸入端口
 
MOV IE,#81H
 
MOV IP,#1 ;開中斷
 
..
 
..
 
..
 
RESEVE: CLR EA ;開中斷
 
PUSH PSW
 
PUSH DPH
 
PUSH DPL
 
RESEV1: JB ZDQQ,RESEV1
 
;判ZDQQ是否為低
 
MOV DPTR,#ADDR0
 
;為U5(輸入數(shù)據端口)的地址
 
MOVX A, @DPTR
 
..
 
..
 
CALL SZSRDK
 
POP DPL
 
POP DPH
 
POP PSW
 
SETB EA
 
RETI
 
SZSRDK: CLRN EQU 2CH.0
 
CLR CLRN ;
 
MOV DPTR,#ADDR1
 
;為U1的地址
 
MOV A,2CH
 
MOVX @DPTR,A
 
SETB CLRN
 
MOV A,2CH
 
MOV DPTR,#ADDR1
 
MOVX @DPTR,A
 
RET
 
(2) 輸出數(shù)據程序清單
 
SEND: MOV DPTR,#ADDR3
 
MOVX A,@DPTR
 
JB ACC.0,SEND
 
;為U3的Q端輸出
 
MOV DPTR,#ADDR4
 
;為U4(輸出端口)的地址
 
MOVX @DPTR,A
 
CALL SZSCDK
 
RET
 
SZSCDK: PRN EQU 2CH.1
 
SETB PRN
 
MOV DPTR,#ADDR1
 
;為U1的地址
 
MOV A,2CH
 
MOVX @DPTR,A
 
CLR PRN
 
MOV DPTR,#ADDR1
 
MOV A,2CH
 
MOVX @DPTR,A
 
RET
 
6 結束語
 
設計中采用了AT1504AS器件,該器件實現(xiàn)了硬件設計軟件化,,方便了硬件設計,,縮短了設計周期,降低了設計成本,,應用也十分方便,,該系統(tǒng)經過采取以上措施后,以達到最初的設計要求?,F(xiàn)產品已投放市場,,市場的反映良好。
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