鎖相環(huán)是在模擬/數(shù)字電路設(shè)計(jì)中的一種非常重要和實(shí)用的電路結(jié)構(gòu)[1],。鎖相環(huán)[2-3]由鑒頻鑒相器,、電荷泵、濾波器,、壓控振蕩器以及分頻器等構(gòu)成,，在具體電路設(shè)計(jì)中還可能涉及到基準(zhǔn)(PTAT)電路和一些簡(jiǎn)單的數(shù)字電路。由于鎖相環(huán)正常工作時(shí)能通過內(nèi)部電路中精準(zhǔn)的負(fù)反饋機(jī)制提供穩(wěn)定的輸出頻率作為本振信號(hào),，因此,，該結(jié)構(gòu)廣泛應(yīng)用于數(shù)字及模擬電路設(shè)計(jì)之中。

1 電荷泵鎖相環(huán)電路設(shè)計(jì)
1.1 電荷泵鎖相環(huán)原理與整體結(jié)構(gòu)
    圖1所示為電荷泵鎖相環(huán)[4]的系統(tǒng)結(jié)構(gòu)圖,。

    鎖相環(huán)系統(tǒng)的基本原理為：最初外部參考信號(hào)與分頻器輸出信號(hào)同時(shí)輸入給系統(tǒng),，送入鑒頻鑒相器；鑒頻鑒相器檢測(cè)ωout與ωin兩路信號(hào)的相位差和頻率差以及上升沿和下降沿,，并隨時(shí)根據(jù)它們的上升,、下降變化決定電荷泵的開啟和關(guān)斷狀態(tài)；電荷泵的輸出電壓Ud經(jīng)過濾波器濾波,，產(chǎn)生輸出電壓Vctrl,，Vctrl作用在壓控振蕩器上，產(chǎn)生輸出頻率,；壓控振蕩器的作用是使輸出頻率隨輸入控制電壓的變化按照一定比例變化,，分頻比為N的分頻器保證：fvco=fref×N，其中fvco為VCO的輸出頻率,，fref為參考頻率,。鎖相環(huán)內(nèi)部負(fù)反饋機(jī)制使整個(gè)系統(tǒng)達(dá)到鎖定狀態(tài)。

出信號(hào)被送入鑒頻鑒相器,，初始相位差使環(huán)路無(wú)法鎖定,，經(jīng)過一段時(shí)間的相位積累就能達(dá)到頻率捕獲。
    針對(duì)死區(qū)問題,，本設(shè)計(jì)所采用的去死區(qū)的方法是增加延時(shí)單元,，延時(shí)單元應(yīng)用串聯(lián)連接的反相器鏈,。增加延時(shí)單元可以使up和dn信號(hào)同時(shí)為高的時(shí)間延長(zhǎng)，保證有充分的時(shí)間對(duì)MOS管的輸入電容進(jìn)行充電,，從而達(dá)到去死區(qū)的作用,。同時(shí)，時(shí)間的延遲要適宜,，過大或者過小都會(huì)對(duì)鎖相環(huán)的系統(tǒng)造成影響,。因此，采用了3級(jí)反相器串聯(lián)的反相器鏈作為延時(shí)單元,，實(shí)現(xiàn)了合理的延遲時(shí)間,。
1.3 電荷泵電路
    電荷泵[6]實(shí)質(zhì)上就是一個(gè)帶開關(guān)的電流源。鑒頻鑒相器的兩路輸出信號(hào)(up,、down)通過反相器分別控制電荷泵電路中的4個(gè)MOS管,，實(shí)現(xiàn)對(duì)電流源的控制。
    針對(duì)電荷泵設(shè)計(jì)中常見的電荷分享,、電流不匹配的問題,，設(shè)計(jì)中給出了優(yōu)化方案。
    電流不匹配主要是因?yàn)闇系篱L(zhǎng)度調(diào)制效應(yīng),，致使漏電流ID不完全受VGS控制,，使得上、下兩路電流源對(duì)電荷泵進(jìn)行充放電時(shí)無(wú)法達(dá)到完全匹配,，故采用共源共柵的電流源結(jié)構(gòu)來(lái)抑制溝道長(zhǎng)度調(diào)制效應(yīng),。但是采用共源共柵的電流源結(jié)構(gòu)會(huì)使得電壓額度變小，故用寬擺幅電流鏡結(jié)構(gòu)給電流源提供偏置電流,。
    電荷分享問題是在開關(guān)MOS管和電流源相接的地方出現(xiàn)的問題,。解決方法是采用dummy電路，即不使用單獨(dú)的兩個(gè)MOS作為充放電開關(guān)管,，而是再增加UP_bar和DOWN_bar兩個(gè)開關(guān)管同時(shí)控制電容的充放電,，使得電流源和后級(jí)濾波器電容間總保持連通狀態(tài)，從而消除電荷分享,。
    實(shí)際設(shè)計(jì)中采用了dummy電路結(jié)構(gòu),，但這會(huì)使圖3中左端開關(guān)管UP和DOWN_bar之間沒有與輸出電容相連，進(jìn)入一種懸空的狀態(tài),，即兩管之間的電壓不可知,，這是不允許的。解決方法是加入一個(gè)用二級(jí)運(yùn)放做成的電壓跟隨器,，使得左端電壓跟隨右端電壓變化。優(yōu)化后的電荷泵電路圖如圖3所示,。

1.4 環(huán)路濾波器電路
    濾波器[7]采用由兩個(gè)電容和一個(gè)電阻構(gòu)成的二階無(wú)源低通濾波器,，如圖4所示,。C1主要決定了電荷泵鎖相環(huán)系統(tǒng)的穩(wěn)定性；R1主要決定了環(huán)路的帶寬,；C2在環(huán)路上增加了一個(gè)極點(diǎn),，有助于壓控振蕩器更好地控制電壓中的高頻成分。通過系統(tǒng)設(shè)計(jì),，得出C1=58.62 pF,，R1=8.2 kΩ，C2=6.51 pF,。

1.5 環(huán)形壓控振蕩器
    壓控振蕩器的設(shè)計(jì)是鎖相環(huán)系統(tǒng)設(shè)計(jì)中的核心,，它從根本上決定了鎖相環(huán)系統(tǒng)性能的好壞。環(huán)形振蕩器的突出優(yōu)點(diǎn)是具有較小的功耗,，同時(shí)又能達(dá)到很高的振蕩頻率,。環(huán)形振蕩器是由3～5級(jí)的反相單元(Delay_cell)構(gòu)成的，其控制電壓通過改變電流的大小來(lái)實(shí)現(xiàn)對(duì)延遲時(shí)間的控制,，進(jìn)而改變頻率,。
    圖5是環(huán)形振蕩器整體電路結(jié)構(gòu)，采用3級(jí)反相單元連接,。環(huán)形振蕩器的總功耗為7.02 mW,。
    圖6所示是通過Cadence仿真得出的環(huán)形振蕩器的頻率-控制電壓曲線。該曲線在0.5 V～1.1 V的電壓范圍內(nèi)顯示出比較好的線性特性,，經(jīng)計(jì)算得出VCO的增益Kvco=300 MHz/V,。

2 后仿真結(jié)果與版圖
2.1 相位裕度的仿真
    在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，將電荷泵的電流Icp設(shè)為60 ?滋A,，環(huán)路帶寬為1 MHz,，壓縮振蕩器VCO的增益為300 MHz/V。采用Matlab進(jìn)行建模仿真,，可得系統(tǒng)的相位裕度為49.8°,，如圖7所示。
2.2 建立時(shí)間的仿真
    圖8所示為鎖相環(huán)建立時(shí)間通過Cadence后仿真得出的結(jié)果,。從圖中可以看出,，建立時(shí)間為2 ?滋s。當(dāng)輸入?yún)⒖夹盘?hào)（REF）與分頻器的輸出信號(hào)之間相位差過大時(shí),，鑒頻鑒相器會(huì)做出相反的誤判,，把參考信號(hào)超前誤認(rèn)為是落后，這樣就會(huì)產(chǎn)生圖8中的尖峰,，稱之為cycle-slip現(xiàn)象,。該現(xiàn)象在鎖相環(huán)建立的過程中無(wú)法避免，但可以通過復(fù)位和去死區(qū)延時(shí)的方法削弱尖峰。

2.3 輸出信號(hào)波形仿真
    圖9為鎖相環(huán)穩(wěn)定時(shí)通過Cadence后仿真得出的輸出波形,。鎖相環(huán)鎖定時(shí)輸出頻率為966 MHz,，輸出信號(hào)電壓幅度為1.4 V，整個(gè)系統(tǒng)的功耗為12 mW,。

    本文設(shè)計(jì)了一個(gè)整數(shù)型電荷泵鎖相環(huán),，并在SMIC工藝下完成了版圖和后仿真。其輸入?yún)⒖碱l率（REF）采用片外獨(dú)立有源13 MHz晶振,，整個(gè)鎖相環(huán)系統(tǒng)穩(wěn)定時(shí)后仿輸出信號(hào)頻率為966 MHz,，功耗為12 mW，芯片面積為880 μm×750 μm,。
參考文獻(xiàn)
[1] CHARLES C T,，ALLSTOT D J.A buffered charge pump  with zero charge sharing[C].Seattle：ISCAS，2008：2633-2636.
[2] SHU K,，SINENCIO E S,，MARTINEZ J S，et al.A 2.4-GHz monolithic fractional-N frequency synthesizer with robust  phase-switching prescaler and loop capacitance multiplier[J]. IEEE Journal of Solid-State Circuits,，2003,，38(6)：866-874.
[3] SAYFULLAH M.Jitter analysis of mixed PLL-DLL architecture in DRAM environment[C].MIXDES′09.MIXDES-16th，Lodz,，2009：445-449.
[4] FERRISS M A.A 14 mW fractional-N PLL modulator with a digital phase detector and frequency switching scheme[J]. IEEE Journal of Solid-State Circuits,，2008，43(11)：2464-2471.
[5] KIM C,，HWANG I C,，KANG S M.Low-power small-area ±7.28 ps jitter 1 GHz DLL-based clock generator[C].Solid State Circuits Conference，2002,，1：142-453.
[6] Zhou Yunfang.Design of low phase noise LC VCO for UHF RFID reader[C].15th Asia-Pacific Conference on APCC 2009,，Shanghai，2009：414-417.
[7] YOUNG I A,，GREASON J K,，WONG K L.A PLL clock generator with 5 to 110 MHz of lock range for microprocessors[J].IEEE Journal of Solid-State Circuits，1992,，27(11)：1599-1607.