引言
隨著DSP芯片處理數(shù)據(jù)能力的提高,，數(shù)字信號處理系統(tǒng)的精度要求也越來越高?？紤]到系統(tǒng)要求的是相對精度,，而非絕對精度。為了獲得最佳相對精度,，本文提出一種創(chuàng)新的解決方案,，即在精密DAC后端使用可編程增益放大器(PGA)。
系統(tǒng)框架結(jié)構(gòu)
該系統(tǒng)主要包括以下幾個部分：DSP,、DAC,、DAC后端低通濾波電路以及兩個數(shù)字可編程運放PGA205，如圖1所示,。系統(tǒng)中DSP采用了TI公司的TMS320VC5402,，它有一組程序總線和三組數(shù)據(jù)總線,，高度并行性的算術(shù)邏輯單元ALU,、專用硬件邏輯片內(nèi)存儲器、增強型HPI口和高達100MHz的CPU頻率,，可以在一個周期里完成兩個讀和一個寫操作,。
圖1
D/A采用了ADI公司的一種16位、低功耗數(shù)模轉(zhuǎn)換器AD7846,，實現(xiàn)了高速同步數(shù)模轉(zhuǎn)換,。可編程增益放大器采用的是美國BB公司的具有低增益誤差的PGA205,，它可采用4.5～18V的電源工作,，通過與CMOS與TTL兼容的輸入端來設定增益,，并能提供快速的穩(wěn)定時間。
硬件實現(xiàn)
TMS320VC5402和AD7846是通過VC5402的并行I/O接口來實現(xiàn)數(shù)據(jù)交換,，通過地址線來對AD7846的四個數(shù)字邏輯進行控制的,。
將CS和R/W均置為低電平時，開始向該DAC寫數(shù),，經(jīng)過一段延時,，將LDAC置為高電平，CLR置為低電平,，DAC進行數(shù)模轉(zhuǎn)換,。最后，將R/W和CLR均置為低電平,，即將該DAC鎖存器清零,。當然，也可以通過CPLD來對其進行控制,。 圖2是DSP和AD7846接口電路,，圖中省略了控制信號的電平轉(zhuǎn)換電路部分以及DAC的參考電壓供電電路(AD7846由AD1580提供1.25V的單極性參考電壓，AD7846最終輸出單極性峰峰值為1.25V的正弦波),。DAC后端低通濾波采用10階1kHz巴特沃斯低通濾波電路,，有很好的幅頻特性。 AD7846在16bit分辨率條件下為±1LSB,，在此DAC后端的PGA達到穩(wěn)定狀態(tài)的建立時間必須足夠快,，以便與具有相同分辨率DAC的轉(zhuǎn)換速度相匹配。此外,，所選擇的PGA還必須具有盡可能低的噪聲,，因為它決定系統(tǒng)的信噪比(SNR)。為了解決這些問題,，本設計中的放大器采用PGA205運算放大器,，它具有滿足設計要求的速度、精度和快速建立時間,。當DAC輸出信號幅度很低時能使該系統(tǒng)達到20位精度,，如圖3所示。 后端運放電路由兩個可編程增益運放PGA205串聯(lián)組成,。該運放電路可提供從G=1到G=16(即20,、21、22,、23,、24)的可編程增益放大，從而達到使AD7846精度提高至20位的目的。增益輸入端具體輸入值詳見參考文獻[5]真值表,。數(shù)字輸入端可直接與通用的CMOS和TTL邏輯元件直接接口,，邏輯輸入端以接地端為基準。如果數(shù)字輸入端不帶鎖存器,，邏輯輸入的改變將立即選擇新的增益,。邏輯輸入的開關(guān)時間大約是0.5μs。
圖2
圖3
增益改變的響應時間等于開關(guān)時間加上放大器穩(wěn)定到與新選擇的增益相對應的新輸入電壓所需要的時間,。對于0.01%的精度,，當G=1時，穩(wěn)定時間為2.5μs,，當G=16時,，穩(wěn)定時間為5μs。本系統(tǒng)中,，使用外部邏輯鎖存器鎖存來自高速數(shù)據(jù)總線的增益控制信號,。使用外部鎖存器可以把高速的數(shù)字總線與敏感的模擬電路分開，應使鎖存電路盡可能遠離模擬電路以避免將數(shù)字噪聲耦合到模擬電路中,。
軟件設計
在通信,、儀器儀表和控制等領域的信號處理系統(tǒng)中，通常通過下述兩種方法來產(chǎn)生所需波形,，一種方法為使用算法直接產(chǎn)生精度高,，所占的存儲空間較小,；另一種為查表法,，如果要有高的精度則要使用很大的表來記錄，從而占有較多的存儲空間,，但是實時性較第一種方法好,，本設計采用第二種方法，限于篇幅,，DSP源程序略去,。
系統(tǒng)設計應注意的幾個問題
AD7846有單極性(0～5V，0～10V輸出范圍),、雙極性(±5V,，±10V輸出范圍)兩種工作方式。單極性工作時,，需將VREF接設計所需的正參考電壓,，而將VREF接地,；雙極性工作則需將VREF+,、VREF-分別接設計所需的正負參考電壓。另由于AD7846有片內(nèi)集成運放，如果將RIN腳接地,，其輸出范圍為2VREF-～2VREF+,；如果將RIN腳與VOUT腳短接，則其輸出范圍為VREF-～VREF+,。
高速系統(tǒng)特別是模擬數(shù)字混合系統(tǒng)要尤其注意接地問題,。除了電源端相連外，數(shù)字地和模擬地要分開,。另外,，對于高速系統(tǒng)使用大面積地阻抗非常重要。電源與器件盡量靠近,，并在總的電源輸入端跨接大容量的去耦電容,。
信號走線時，應避免數(shù)字,、模擬信號交叉走線,，如必須交叉，盡可能直角交叉,。盡量采用多層布線,，相鄰層的走線盡量正交。
結(jié)束語
利用DSP強大的運算處理能力,，將其與AD7846,、PGA205結(jié)合在一起(其中AD7846由AD1580提供1.25V的參考電壓)，從而實時地產(chǎn)生高精度的波形,。實現(xiàn)了較高的精度和較好的實時性,。