智慧裝置不斷推陳出新,，驅動半導體制程加速演進，然而鰭式電晶體(FinFET)從10奈米微縮至7奈米時,，漏電問題將更為嚴重,，成為一大技術關卡；比利時微電子研究中心(IMEC)已透過改善寄生效應的方式克服此一挑戰(zhàn),。

　　智慧裝置推陳出新,，其相關晶片和制程需求日漸成長，其中鰭式電晶體微縮亦成為重要課題,。鰭式電晶體從10奈米微縮至7奈米，將遭遇諸多技術問題,，譬如寄生效應紛紛浮出水面,，鰭式電晶體微縮應首重改善寄生效應，進而減少漏電情形。

　　每一代半導體制程新技術降臨,，都代表設計和技術之間的相互依賴關系變得越發(fā)重要,。明顯的例子即是10奈米以下鰭式電晶體(FinFET)的微縮，本文將說明FinFET微縮的選擇與限制,。

　　智慧裝置驅動晶片制程加速演進

　　隨著智慧型行動裝置的系統(tǒng)單晶片(SoC)效能要求遽增,，以及更緊湊的上市時程(Time-to-market)”，邏輯制程需求也大幅成長,。比利時微電子研究中心(IMEC)表示,，每當新一代技術出現(xiàn)時，同時縮減面積,、改善速度,、降低耗能、減少成本,，向來是第一要務,。截至目前，此作法都成功帶動制程持續(xù)微縮,，從28奈米的平面式(Planar)矽元件,、到20奈米平面式矽元件、最后到14/16奈米矽基(Silicon Based)FinFET與10奈米技術節(jié)點,。FinFET技術的引入,，使晶圓廠更能控管通道靜電，維持接近理想值的次臨界擺幅,。在元件階級上,，新的破壞性解決方案，將持續(xù)改善7奈米技術節(jié)點效能,，除可能利用非矽基的高遷移率材料,，取代矽基通道材料，也可能采用環(huán)繞式閘極結構,，以水平或是垂直奈米線形式呈現(xiàn),，以提供最佳的靜電通道控制能力。另一方面,，寄生電容(Parasitic Capacitance)和電阻等其他元素的重要性也逐漸浮上臺面,。

　　FinFET微縮至7奈米　遭逢寄生效應困境

　　從7奈米節(jié)點開始，寄生效應影響日益重要,。晶片面積微縮帶來多余電容和電阻,，急遽降低系統(tǒng)速度和電力表現(xiàn)，是系統(tǒng)階層不容忽視的問題,。比利時微電子研究中心表示,，以往未影響到系統(tǒng)效能的寄生效應,，現(xiàn)今是必須考慮的因素。前,、后段制程的串聯(lián)電阻與寄生電容,，例如互連層間的寄生電容，以及閘極(Gate)與源/汲極(Source/Drain)之間的邊緣電容,，再也不能被疏忽,。

　　串聯(lián)電阻降低電晶體的有效電壓，而寄生電容占據部分系統(tǒng)電力,，使運作減速,。如欲在7奈米節(jié)點達到目標效能，優(yōu)化通道材料等電晶體元件仍無法達成,，必須引進改善寄生效應及其影響的創(chuàng)新技術,。

　　運用氣隙間隔片技術　改善寄生效應

　　比利時微電子研究中心及其團隊整理出主要影響效能的問題后，已研發(fā)出能改善設備寄生效應的創(chuàng)新技術,。舉例而言,，晶圓廠可利用氣隙間隔片改善間隔距離和介電常數(shù)、包覆接點以降低接點電阻率,，或優(yōu)化后段制程的寬度,、強度、以及鰭片高度,。在設計階層可減少每個裝置的FinFET數(shù)量,，團隊透過模擬和計算，同時評估所有新參數(shù),，最后得出最可能達成目標的方案,。

　　此評估結果，能做為不同方案中的功率及頻率基準,。例如,，搭配矽基通道的FinFET中，最理想的串聯(lián)電阻為何,？包覆接點后預期得到何等速度效益,？在評估各方案所達成的效能后，將能協(xié)助微電子研究中心相關技術研究員,，在眾多方案間做出選擇,，并給予技術藍圖的發(fā)展建議。

　　元件漏電減低　有助面積微縮

　　制程微縮主要目的是改善系統(tǒng)速度,，但未來速度不再是主要驅動力,。比利時微電子研究中心表示，過去每一代新技術出現(xiàn)時,，已有能力在晶片中放入越來越多電晶體,。但因漏電現(xiàn)象,，每個電晶體減少的功率，并無法跟上面積微縮腳步,。這表示每個新技術世代，在“每個晶片上可以放入多少電晶體”,，以及“能以相同功率分配驅動的電晶體比例”,，此二問題之間的差距會越來越大。在面積增加與功率增加之間的差距,，被稱作“黑矽(Dark Silicon)”,。因此推動面積微縮時，也許不能為了特定功率分配,，而在晶片上使用額外電晶體,，這也是為何需要在元件層級上，找出減少漏電的解決方案,。