又到了超紫外光(EUV)微影技術(shù)的關(guān)鍵時(shí)刻了,?？v觀整個(gè)半導(dǎo)體發(fā)展藍(lán)圖,，研究人員在日前舉辦的IMEC技術(shù)論壇(ITF)上針對(duì)EUV微影提出了各種大大小小即將出現(xiàn)的挑戰(zhàn),。
到了下一代的10nm節(jié)點(diǎn)，降低每電晶體成本將會(huì)變得十分棘手,。更具挑戰(zhàn)性的是在7nm節(jié)點(diǎn)時(shí)導(dǎo)入EUV微影,。更進(jìn)一步來(lái)看，當(dāng)擴(kuò)展到超越5nm節(jié)點(diǎn)時(shí)可能就需要一種全新的晶片技術(shù)了,。
目前最迫在眉睫的是中期挑戰(zhàn),。如果長(zhǎng)久以來(lái)一直延遲的EUV微影系統(tǒng)未能在2017年早期就緒的話，7nm制程將會(huì)成為一個(gè)昂貴的半節(jié)點(diǎn),。
不過(guò),，研究人員們樂(lè)觀地看好EUV將會(huì)及時(shí)準(zhǔn)備好，但也預(yù)期接下來(lái)將出現(xiàn)諸多挑戰(zhàn)：
.光源必須至少升級(jí)到180W,，目前最佳的是ASML展示的110W光源;
.系統(tǒng)必須至少有80%的時(shí)間可用,，當(dāng)今系統(tǒng)的可用性約僅50-60%;
.系統(tǒng)必須從每小時(shí)70-80片晶圓產(chǎn)出增加到更接近每小時(shí)200片晶圓;
.光阻劑必須具有更高感光度，才能以更低劑量與較不粗糙的邊緣作業(yè);
.必須設(shè)計(jì)新的晶圓保護(hù)蓋——即薄膜(pellicle),，以取代目前ASML提供給客戶用于80-110W低功耗級(jí)的原始薄膜;
.在查找與修復(fù)缺陷方面還需要進(jìn)一步的改善,。
IMEC執(zhí)行長(zhǎng)Luc Van den Hove深信，“EUV可望從7nm節(jié)點(diǎn)開(kāi)始導(dǎo)入制造制程,?！盜MEC已經(jīng)為多年來(lái)致力于開(kāi)發(fā)EUV系統(tǒng)的先進(jìn)研究晶圓廠投入高達(dá)13億美元了，目前也已在全球安裝的8套最新系統(tǒng)中占有一席之地,。
幾乎所有的主要晶片制造商都與IMEC合作,，針對(duì)下一代節(jié)點(diǎn)展開(kāi)前期競(jìng)爭(zhēng)性研究。今年,，東芝(Toshiba)與SanDisk也加入了這一計(jì)劃,。
ASML為EUV客戶提供了一種原型薄膜，但可能還得重新設(shè)計(jì),，才能支援未來(lái)發(fā)展藍(lán)圖所需的更強(qiáng)光源
致力于開(kāi)發(fā)EUV的荷蘭業(yè)者ASML提出了目前的最新進(jìn)展：一家客戶采用其N(xiāo)XE 3300B系統(tǒng),，在一星期中達(dá)到了82%的正常運(yùn)作時(shí)間。ASML的目標(biāo)是在年底前讓揮發(fā)性光源達(dá)到86%的正常運(yùn)作時(shí)間,。
這套系統(tǒng)雖然復(fù)雜困難,，但也至關(guān)重要。ASML執(zhí)行長(zhǎng)Peter Wennik強(qiáng)調(diào),，“在不斷微縮至更小型晶片的制程中,，甚至得投入數(shù)兆美元。而這是一部結(jié)合許多業(yè)界工程問(wèn)題的機(jī)器——它讓我們得以一個(gè)接著一個(gè)地解決問(wèn)題,?！?/p>
的確，ASML表示每次為重要的光源問(wèn)題提高功率后,，另一個(gè)模組就會(huì)出現(xiàn)一些問(wèn)題,，因而必須加以升級(jí)或重新設(shè)計(jì),，才能維持系統(tǒng)的正常運(yùn)轉(zhuǎn)。但I(xiàn)MEC微影技術(shù)計(jì)劃負(fù)責(zé)人Kurt Ronse表示,，“這是一個(gè)連續(xù)工程的過(guò)程,?！?/p>
少了EUV,，7nm也只是半節(jié)點(diǎn)
IBM、IMEC,、英特爾(Intel),、三星(Samsung)和臺(tái)積電(TSMC)等業(yè)者目前至少都使用了一種最新的EUV系統(tǒng)。至今,，大多數(shù)的系統(tǒng)也都升級(jí)到80W光源了,。
然而，ASML的Wennik說(shuō)：“也許業(yè)界還有很多人并不看好EUV,，但是從技術(shù)角度看來(lái),，我們即將實(shí)現(xiàn)這項(xiàng)技術(shù)?！?/p>
事實(shí)上,，觀察人士認(rèn)為，這一局勢(shì)將會(huì)發(fā)生轉(zhuǎn)變,。半導(dǎo)體市場(chǎng)分析公司Future Horizons執(zhí)行長(zhǎng)兼首席分析師Malcolm Penn表示：“我們一直在懷疑EUV的能力,，但現(xiàn)在看來(lái)各種技術(shù)匯流將有助于實(shí)現(xiàn)最后的目標(biāo)?！?/p>
IMEC制程技術(shù)開(kāi)發(fā)資深副總裁An Steegen強(qiáng)調(diào),，“業(yè)界對(duì)于晶圓產(chǎn)出的強(qiáng)勁發(fā)展藍(lán)圖，讓我們有信心EUV將在N7制程時(shí)準(zhǔn)備就緒,?！?/p>
盡管如此，使用的昂貴的EUV系統(tǒng)將受限于每晶片三個(gè)關(guān)鍵層,。針對(duì)7nm制程,，EUV系統(tǒng)可在單次實(shí)現(xiàn)目前采用浸潤(rùn)式微影需要3至5次才能完成的步驟。
如果少了EUV,，在7nm時(shí)采用浸潤(rùn)式微影的步驟將大量增加
Steegen預(yù)計(jì),，目前仍在實(shí)驗(yàn)室開(kāi)發(fā)階段的定向自組裝(DSA)技術(shù)可望最先用于7nm節(jié)點(diǎn)。DSA將有助于減少使用多重圖案的需求數(shù)量,。
如果EUV系統(tǒng)無(wú)法在未來(lái)的18個(gè)月內(nèi)準(zhǔn)備好用于量產(chǎn),，晶片制造商就得在缺少EUV的情況下展開(kāi)7nm制程。Steegen指出,，在這種情況下,，7nm或許將成為一種半節(jié)點(diǎn),，而不是一項(xiàng)完整的微縮技術(shù)。而這對(duì)于晶片設(shè)計(jì)者的限制也將變得更加嚴(yán)格——相較于20nm導(dǎo)入雙重圖案后的限制而言,。
Steegen說(shuō)：“你可以加大間距以及簡(jiǎn)化設(shè)計(jì),，使其變得更有利于微影技術(shù)......但有些時(shí)候它可能需要五次的曝光?！?/p>
總之,，晶片顯然將會(huì)變得比以前更加昂貴。因此,，最后可能只有最大型的FPGA和處理器才會(huì)利用這種先進(jìn)制程,。利潤(rùn)也將會(huì)大幅縮水，大家都得勒緊皮帶過(guò)日子,，許多廠商可能沒(méi)好日子過(guò)了,。
除了微影技術(shù)存在巨大的挑戰(zhàn)，如何善加利用7nm進(jìn)行制造也造成激烈辯論,。 Steegen認(rèn)為當(dāng)今的3D電晶體——鰭式場(chǎng)效應(yīng)電晶體(FinFET)將讓位于新型的環(huán)繞式閘極(gate-all-around)奈米線,。
此外，像鍺這一類(lèi)具有高遷移率的新材料也很需要,。一位分析師預(yù)測(cè),，英特爾去年開(kāi)始在10nm時(shí)利用鍺和砷化鎵銦(InGaAs)制造量子阱場(chǎng)效應(yīng)電晶體(FET)。從EUV,、新型電晶體結(jié)構(gòu)和新材料等諸多新元素?cái)?shù)量來(lái)看,，7nm可能會(huì)是半導(dǎo)體產(chǎn)業(yè)發(fā)展史上最困難的制程節(jié)點(diǎn)之一。
ASML發(fā)布最新的EUV進(jìn)展
10nm的每閘極成本
盡管最近對(duì)于10nm節(jié)點(diǎn)的預(yù)測(cè)樂(lè)觀,，但它的每閘極成本可能無(wú)法如預(yù)期般地降低,。根據(jù)IMEC的Steegen表示，10nm將會(huì)是第一個(gè)需要三重圖案以及多達(dá)6層光罩的節(jié)點(diǎn),，顯然會(huì)大幅增加最終的開(kāi)銷(xiāo),。
大多數(shù)的晶片制造商表示，目前所使用的20nm和14/16nm先進(jìn)節(jié)點(diǎn),，每顆電晶體的成本已經(jīng)增加了,。只有英特爾可說(shuō)是個(gè)例外，該公司宣稱其成本在14nm時(shí)仍持續(xù)降低,。市場(chǎng)觀察家Handel Jones最近也預(yù)測(cè),，10nm節(jié)點(diǎn)將會(huì)比先前的制程世代更具成本效益。
不過(guò),，Steegen對(duì)此預(yù)測(cè)持保留態(tài)度,，“我知道在10nm時(shí)的成本將會(huì)增加，而且也知道可以有技巧地使其降低,，但凈成本是否減少,、維持現(xiàn)狀或提高,，則視每家晶圓廠及其設(shè)備而異?！?/p>
相較于目前為關(guān)鍵層使用雙重圖案,、兩次微影步驟的制程，三重圖案所需的額外光罩成本將會(huì)變得‘十分可觀’,。因此,，巧妙的結(jié)合制程與設(shè)計(jì)技巧將有助于減輕所需的成本負(fù)擔(dān)，但究竟能降低多少成本,，目前仍不得而知,。
透過(guò)金屬顯影微縮可以提供更大的面積，并降低每電晶體的成本,。此外，間距也可能較寬松些,，她說(shuō),。
Wennick宣布，ASML將在今年年底以前推出一款升級(jí)的7nm浸潤(rùn)式微影步進(jìn)機(jī),，它能夠達(dá)到每小時(shí)275片晶圓(275w/h)的產(chǎn)出效率,，較目前的200w/h更高得多。分析師Penn認(rèn)為,，這將會(huì)是有利于減輕10nm成本負(fù)擔(dān)的一大進(jìn)展,。
ASML預(yù)計(jì)在今年年底前推出7nm浸潤(rùn)式微影系統(tǒng)，可望達(dá)到275w/h的晶圓產(chǎn)出效率
EUV技術(shù)也可能被加以改造,，在因應(yīng)第二代10nm制程時(shí)才及時(shí)出現(xiàn),。如果是這樣的話，它應(yīng)該能夠用于處理一次或三次曝光圖案層,，不過(guò)該系統(tǒng)也將減緩整體吞吐量,。此外，由于該系統(tǒng)十分昂貴,，因而是否可真的降低10nm成本將取決于其折舊周期,。
“盡管某種程度上已經(jīng)決定了10nm的未來(lái)，但這并不表示無(wú)法為其改造EUV工具,，”IMEC的Van den Hove說(shuō),，“我知道有幾家公司迫切地想要在10nm時(shí)使用EUV?！?/p>
好消息是大部份的晶片制造商預(yù)計(jì)在10nm時(shí)制造第二代FinFET,，這是一種他們較有經(jīng)驗(yàn)掌握的電晶體類(lèi)型。由于英特爾已經(jīng)展示其14nm的第二代FinFET制程,，接下來(lái)的鰭片(Fin)將會(huì)變得更高且更薄,。
更重要的是,，Steegen強(qiáng)調(diào)，“至今我們所分析的N10制程提供了一個(gè)完整的微縮節(jié)點(diǎn),?！?/p>
IMEC認(rèn)為，金屬顯影技術(shù)可望大幅減少晶片面積(上圖),，但卻也存在性能缺陷(下圖),。
邏輯元件亟需堆疊新方式
事實(shí)上，要準(zhǔn)確地預(yù)測(cè)接下來(lái)的三個(gè)新制程世代(到5nm節(jié)點(diǎn)),，幾乎是不可能的,。但有兩件事情是相當(dāng)明確的：未來(lái)需要一些新的邏輯電晶體堆疊類(lèi)型，此外,，研究人員們?nèi)阅軋?zhí)著地抱持樂(lè)觀態(tài)度,。
未來(lái)如果無(wú)法大幅改造工具，EUV將無(wú)法有效使用,。對(duì)此,，ASML表示該公司已經(jīng)與Carl Zeiss展開(kāi)合作了。IMEC則展示其于5nm原型研究的初期成果,。二者都必須結(jié)合使用四重圖案浸潤(rùn)以及EUV微影技術(shù),。
IMEC掌握了多種堆疊邏輯電晶體的方法，一部份來(lái)自于3D NAND的啟發(fā)
Steegen認(rèn)為,，水平的奈米線未來(lái)將會(huì)被新的垂直電晶體結(jié)構(gòu)所取代,。她說(shuō)，邏輯元件需要的是類(lèi)似三星率先突破的3D NAND堆疊進(jìn)展,。
為了打造超高密度的晶片設(shè)計(jì),，Steegen展示各種堆疊奈米線途徑的發(fā)展藍(lán)圖。她并展示可用于連接堆疊晶片的矽穿孔(TSV)技術(shù)進(jìn)展,。此外,，她并建議，AMD,、美光(Micron),、海力士(SK Hynix)和賽靈思(Xilinx)目前所用的2.5D晶片可望進(jìn)一步超越現(xiàn)有的矽中介層，從而用于矽光子學(xué),。
如今的問(wèn)題是“如何巧妙地利用3D重新設(shè)定像NAND的發(fā)展藍(lán)圖,，”Steegen說(shuō)。當(dāng)業(yè)界進(jìn)展到“5nm或甚至3nm時(shí),，我們將會(huì)發(fā)現(xiàn)不同的堆疊架構(gòu),，讓我們能夠從那時(shí)起重新安排，并且以新的方式開(kāi)始計(jì)算節(jié)點(diǎn)?！?/p>
“只要市場(chǎng)存在需求,，我們就能不斷地重新塑造摩爾定律，而其產(chǎn)生的架構(gòu)并不會(huì)像20年前的傳統(tǒng)電晶體一樣,，而是一條持續(xù)微縮的道路,。”
IMEC認(rèn)為,，矽光子可望在未來(lái)的3D晶片堆疊取代矽中介層