據(jù)海外媒體報(bào)道，全球半導(dǎo)體業(yè)界朝物聯(lián)網(wǎng)(IoT)等新興領(lǐng)域開拓商機(jī)，惟這些新領(lǐng)域?qū)π酒男枨笫窍Ｍ蛇_(dá)低成本及高功耗水準(zhǔn),，為此業(yè)界目前發(fā)現(xiàn)透過全空乏絕緣上覆矽(Fully Depleted Silicon-on-Insulator；FD-SOI)制程新技術(shù),，可生產(chǎn)出具上述優(yōu)勢的芯片,，是否借此有助半導(dǎo)體產(chǎn)業(yè)找到新成長契機(jī)。
三星,、GlobalFoundries,、意法已備FD-SOI制程技術(shù)
華爾街日報(bào)(WSJ)報(bào)導(dǎo)，根據(jù)先前調(diào)查預(yù)測,，在受手機(jī)及PC市況衰退影響下,，2016年全球芯片銷售整體營收可能衰退2.4%，半導(dǎo)體業(yè)界也在尋找下一個(gè)驅(qū)動(dòng)成長的新動(dòng)能,。
如三星電子(Samsung Electronics)目前已建立自有28納米FD-SOI產(chǎn)能,，GlobalFoundries已擁有22納米FD-SOI晶圓產(chǎn)能，并證實(shí)在RF,、數(shù)位及混合訊號等功能上具有優(yōu)異表現(xiàn),；意法半導(dǎo)體(STMicroelectronics)也已擁有28納米FD-SOI產(chǎn)能。
FD-SOI技術(shù)主要仰賴于一家名為“Soitec”的法國業(yè)者,，供應(yīng)專門準(zhǔn)備的半導(dǎo)體晶圓產(chǎn)品,，據(jù)稱FD-SOI技術(shù)在效能及功耗表現(xiàn)上等同于或甚至優(yōu)于FinFET制程。有鑒于物聯(lián)網(wǎng)等新興產(chǎn)業(yè)領(lǐng)域?qū)π酒男枨?，往往要求成本可控制?美元以下,，如此若采FD-SOI技術(shù)生產(chǎn)芯片，或有滿足需求的可能,。
FD-SOI具備低生產(chǎn)成本,、低功耗優(yōu)勢
FD-SOI制程芯片功耗可較低，主要與采用反偏壓(Back Biasing)及臨界電壓(Threshold Voltage)技術(shù)有關(guān)，因而可在芯片產(chǎn)品性能與FinFET制程技術(shù)差不多下,，創(chuàng)造芯片產(chǎn)品更佳的功耗表現(xiàn),。
Soitec執(zhí)行長Paul Boudre表示，Sony近期設(shè)計(jì)的手機(jī)GPS芯片即采用FD-SOI技術(shù)生產(chǎn),，該芯片耗電量僅為此前芯片產(chǎn)品的10%,，借此將有助手機(jī)用戶在無需憂心電量快速耗損下，可更頻繁使用GPS定位技術(shù),。
現(xiàn)階段半導(dǎo)體業(yè)界在力求朝更低的微縮制程發(fā)展下,，反而導(dǎo)致閘成本(Gate cost)上揚(yáng)，即使能夠帶動(dòng)整體功耗下降及性能提升,。例如微縮至28納米制程以下后,，20納米以下微縮制程的閘成本便會(huì)逐漸升高，這主要與制程微縮后愈來愈多的堆疊(Overlay)等因素會(huì)影響良率,，因而導(dǎo)致閘成本上升有關(guān),。
閘成本主要與產(chǎn)品良率、晶圓成本及芯片尺寸等有關(guān),，若制程微縮至5納米,，需采用極紫外光微影制程(EUV)時(shí)，即使EUV技術(shù)可減少堆疊問題及多重曝光(multiple patterning)步驟導(dǎo)致的良率下降情況,，但會(huì)導(dǎo)致晶圓處理成本上揚(yáng),，閘成本便會(huì)因而升高。
分析16/14納米FinFET制程及14納米FD-SOI制程所需的晶圓成本,，顯示在兩制程生產(chǎn)的芯片尺寸相同下,，14納米FD-SOI制程所需閘成本，較16/14納米FinFET制程低上16.6%,；晶圓成本14納米FD-SOI制程比16/14納米FinFET制程少了約7.3%,，這主要與14納米FD-SOI制程光罩步驟數(shù)較少，讓晶圓廠生產(chǎn)FD-SOI晶圓的周期縮減有關(guān),。
FD-SOI技術(shù)或擁有微縮至7納米潛力
值得注意的是，法國研究機(jī)構(gòu)CEA-Leti曾分析將FD-SOI制程微縮至7納米的潛能,，一旦可微縮至7納米,，F(xiàn)D-SOI芯片產(chǎn)品的生命周期或可達(dá)逾30年水準(zhǔn)，有助導(dǎo)入物聯(lián)網(wǎng)等對超低功耗芯片需求的產(chǎn)業(yè)領(lǐng)域,。
另外,，目前部分業(yè)者也開始在不生產(chǎn)更小的電晶體下，欲進(jìn)一步開發(fā)芯片更大的性能,，如NAND Flash制造商開始透過3D NAND技術(shù)堆疊更多層電路,，借以提升芯片性能。
在此情況下將必須投入不同半導(dǎo)體設(shè)備的購置，如此便有助半導(dǎo)體設(shè)備供應(yīng)商創(chuàng)造潛在需求商機(jī),。國際半導(dǎo)體產(chǎn)業(yè)協(xié)會(huì)(SEMI)預(yù)測,，隨著部分技術(shù)趨勢發(fā)展加速，以及半導(dǎo)體業(yè)者持續(xù)競逐微縮芯片電路下,，2017年全球半導(dǎo)體設(shè)備支出將成長11%,。