0 引言

    隨著集成電路向低電壓,、大電流、高密度、高速度方向發(fā)展,，工作電壓的降低使所容許的噪聲容限越來越小,，集成密度的增加使得串?dāng)_越來越大，過高的工作頻率帶來反射,、色散等傳輸線效應(yīng),，信號(hào)失真、時(shí)序錯(cuò)誤給信號(hào)傳輸帶來了很大的挑戰(zhàn),。集成電路封裝作為連接芯片與系統(tǒng)的橋梁,，高速電路的封裝設(shè)計(jì)在很大程度上決定了電子系統(tǒng)的性能指標(biāo)，封裝設(shè)計(jì)過程中的信號(hào)完整性分析已經(jīng)成為系統(tǒng)設(shè)計(jì)中重要的研究?jī)?nèi)容,。

    一個(gè)完整的高速系統(tǒng)設(shè)計(jì)涵蓋了芯片設(shè)計(jì),、封裝設(shè)計(jì)和PCB設(shè)計(jì)。隨著信號(hào)頻率的提高,，系統(tǒng)越來越復(fù)雜,，線性設(shè)計(jì)流程很難甚至難以達(dá)到系統(tǒng)性能的設(shè)計(jì)要求，同時(shí)芯片,、封裝,、PCB都不能孤立存在，它們是相互作用,、相互影響的,。芯片-封裝-PCB的協(xié)同設(shè)計(jì)能夠綜合考慮系統(tǒng)性能的要求，它在設(shè)計(jì)之初就要對(duì)系統(tǒng)的設(shè)計(jì)余量有一個(gè)通盤的考慮,，發(fā)現(xiàn)整個(gè)設(shè)計(jì)過程中的設(shè)計(jì)瓶頸,，合理分配設(shè)計(jì)余量，可以有效提高設(shè)計(jì)效率,。本文旨在使用協(xié)同設(shè)計(jì)來實(shí)現(xiàn)軍用高可靠陶瓷封裝的設(shè)計(jì)以及系統(tǒng)性能的優(yōu)化,。針對(duì)采樣速率為2.5 GS/s的高速數(shù)模轉(zhuǎn)換器，完成了陶瓷外殼的封裝設(shè)計(jì),，并利用協(xié)同設(shè)計(jì)完成了對(duì)系統(tǒng)性能的優(yōu)化設(shè)計(jì),。

1 設(shè)計(jì)實(shí)現(xiàn)

1.1 設(shè)計(jì)分析

    封裝設(shè)計(jì)的目的是為芯片提供合適的封裝解決方案，需要對(duì)研發(fā)成本,、開發(fā)時(shí)間以及封裝的性能進(jìn)行嚴(yán)格的設(shè)計(jì)折中,。而對(duì)于高速集成電路的封裝，由于互連傳輸結(jié)構(gòu)具有了高頻傳輸線的特性,，產(chǎn)品性能成為各種設(shè)計(jì)折中最主要的矛盾,。協(xié)同設(shè)計(jì)方法能夠綜合考慮芯片、封裝及PCB之間的互相影響,，可以減少設(shè)計(jì)過程的迭代,，降低設(shè)計(jì)成本,，縮短產(chǎn)品上市時(shí)間，有效解決產(chǎn)品性能與研發(fā)成本及產(chǎn)品上市時(shí)間之間的矛盾,。本文中芯片引出端信息及相關(guān)要求如表1所示,。

    從本產(chǎn)品性能的角度分析，封裝設(shè)計(jì)要做到如下幾點(diǎn)：(1)阻抗匹配,，盡量保證整個(gè)傳輸路徑的阻抗連續(xù)性,，減小信號(hào)的反射；(2)由于輸入并行信號(hào)的要求,，信號(hào)線要等長(zhǎng)；(3)要對(duì)4個(gè)供電電源的分布進(jìn)行設(shè)計(jì),，以保證電源供電的穩(wěn)定性,；(4)為了保證設(shè)計(jì)的一次成功性，需要使用協(xié)同設(shè)計(jì)和系統(tǒng)仿真進(jìn)行設(shè)計(jì)的驗(yàn)證與優(yōu)化,。 

1.2 結(jié)構(gòu)設(shè)計(jì)

    封裝結(jié)構(gòu)設(shè)計(jì)是進(jìn)行集成電路陶瓷封裝設(shè)計(jì)的起點(diǎn),，芯片封裝形式的確認(rèn)是一款產(chǎn)品封裝設(shè)計(jì)的第一步。如果用戶有具體的封裝要求,，要先評(píng)估其合理性,，然后確定封裝形式及封裝結(jié)構(gòu)；如果沒有特定的封裝要求,，要先根據(jù)芯片的I/O數(shù)目和關(guān)鍵信號(hào)的頻率以及電源,、地的數(shù)目，進(jìn)行封裝形式的選擇和評(píng)估,。

    按照產(chǎn)品需求,，本產(chǎn)品封裝形式為FC-CBGA，根據(jù)芯片尺寸,、外殼生產(chǎn)廠家的工藝規(guī)則,、封裝工藝要求及相關(guān)外殼設(shè)計(jì)規(guī)范，確定該產(chǎn)品的互連結(jié)構(gòu)示意圖如圖1所示,。結(jié)合產(chǎn)品高可靠性的要求,，采用某陶瓷外殼公司的氧化鋁陶瓷基板，基板尺寸為12×12 mm²,，按照用戶要求,，采用氣密性封裝，密封蓋板為可伐合金蓋板,。

1.3 阻抗匹配及層疊設(shè)計(jì)

    信號(hào)傳輸路徑的阻抗匹配是封裝設(shè)計(jì)中非常關(guān)鍵的一步,，良好的阻抗匹配能夠有效地降低信號(hào)的反射，降低傳輸路徑的損耗,，保證信號(hào)的可靠傳輸,。封裝陶瓷基板中單端帶狀線和差分帶狀線的結(jié)構(gòu)如圖2所示,。這種結(jié)構(gòu)可增強(qiáng)信號(hào)線的抗干擾能力，若信號(hào)線為干擾源,，也可以降低該干擾源對(duì)其他信號(hào)的影響,。為了滿足產(chǎn)品對(duì)阻抗匹配的要求，分別對(duì)單端阻抗和差分阻抗進(jìn)行了設(shè)計(jì),，結(jié)合層疊結(jié)構(gòu)和介質(zhì)材料的電學(xué)參數(shù),，確定單端線的線寬為75 μm，差分線的線寬為65 μm,，線間距為240 μm,，氧化鋁介質(zhì)層厚度為200 μm。

    合理的疊層設(shè)計(jì)對(duì)于高速信號(hào)的可靠傳輸而言是至關(guān)重要的,，它不僅有利于信號(hào)線布線,，還可以非常有效地減少串?dāng)_及為信號(hào)提供返回路徑，而且能夠減小電源網(wǎng)絡(luò)的輸入阻抗及電源噪聲,。另外,，合理的封裝疊層設(shè)計(jì)能夠使電源、地平面的諧振頻率落在系統(tǒng)的工作頻率之外,，同時(shí)能夠減少電磁輻射,。本文通過信號(hào)和電源、地之間的協(xié)同規(guī)劃,，得出了符合設(shè)計(jì)要求和信號(hào)完整性要求的疊層設(shè)計(jì)方案：整個(gè)陶瓷基板分為11層,，Top層為倒裝焊焊盤，Bottom層為BGA焊盤,，另外有4個(gè)信號(hào)層,，信號(hào)層都被參考平面層包圍，具體的疊層分布情況如圖3所示,。

2 測(cè)試分析與驗(yàn)證優(yōu)化

    使用傳統(tǒng)的測(cè)試方法來得到封裝的電氣特性,，耗費(fèi)時(shí)間和成本，如果運(yùn)用軟件快速的評(píng)估封裝的電性能,，將大大提高封裝在高速應(yīng)用領(lǐng)域的可靠性,。本文使用Sigrity進(jìn)行陶瓷外殼的電學(xué)性能分析，并通過芯片-封裝-PCB的協(xié)同設(shè)計(jì)與仿真,，完成了對(duì)整個(gè)系統(tǒng)傳輸性能和電源系統(tǒng)穩(wěn)定性的提高,。

2.1 封裝電性能分析

2.1.1 阻抗匹配驗(yàn)證

    為了評(píng)估本次設(shè)計(jì)中阻抗匹配的情況，使用矢量網(wǎng)絡(luò)分析儀對(duì)外殼中關(guān)鍵時(shí)鐘信號(hào)差分對(duì)和高速數(shù)字輸入信號(hào)差分對(duì)進(jìn)行了差分阻抗和單端阻抗測(cè)試,。圖4分別為時(shí)鐘信號(hào)差分對(duì)的單端阻抗和差分阻抗的測(cè)試結(jié)果,。從圖4可以看出，單端阻抗在50 Ω±10%范圍,，差分阻抗在100 Ω±10%范圍,，滿足了產(chǎn)品對(duì)阻抗匹配的設(shè)計(jì)要求,。

2.1.2 傳輸損耗分析

    為了評(píng)估外殼中走線的傳輸性能，使用Sigrity對(duì)高速信號(hào)差分對(duì)進(jìn)行了S參數(shù)提取,，圖5為高速時(shí)鐘信號(hào)差分對(duì)的插入損耗的提取結(jié)果,。可以看出在信號(hào)的最高頻率2.5 GHz以內(nèi),，插入損耗保持在-0.8 dB以內(nèi),，滿足了差分時(shí)鐘信號(hào)的傳輸要求。另外,，由于陶瓷外殼多層電源/地平面的影響,，相鄰層中的電源/地平面相當(dāng)于一個(gè)諧振腔，其傳輸特性曲線在4.1 GHz處會(huì)出現(xiàn)了諧振現(xiàn)象,，本設(shè)計(jì)通過對(duì)電源/地的設(shè)計(jì)將諧振頻點(diǎn)控制在信號(hào)的工作頻率之外,。

2.1.3 電源性能分析

    要評(píng)價(jià)電源分布系統(tǒng)的電性能，通常通過電源地網(wǎng)絡(luò)的環(huán)路電感和電容,、寬帶短路阻抗進(jìn)行評(píng)價(jià)。本文以最相鄰的地平面為參考平面,，對(duì)每一個(gè)電源網(wǎng)絡(luò)進(jìn)行環(huán)路電感和電容提取,，結(jié)果如表2所示，可以看出電源網(wǎng)絡(luò)的環(huán)路電感都在1 nH以下,，電源的供電穩(wěn)定性得以保障,。 

    另外，提取了4個(gè)電源網(wǎng)絡(luò)的寬帶短路阻抗曲線,，如圖6所示,，可以看到該封裝的第一諧振、第二諧振分別可能出現(xiàn)在1.95 GHz和2.67 GHz處,，可以通過后期在PCB上加電容將諧振頻點(diǎn)調(diào)整到芯片的工作頻帶之外,。

2.2 芯片、封裝,、PCB的協(xié)同設(shè)計(jì)與優(yōu)化

    使用Sigrity對(duì)從芯片bump到PCB上信號(hào)輸入端的整個(gè)傳輸路徑進(jìn)行傳輸特性分析,，進(jìn)行整個(gè)系統(tǒng)的協(xié)同設(shè)計(jì)與仿真。本設(shè)計(jì)在空間允許的情況下,，通過改變PCB上走線拖布,，有效地降低了信號(hào)的傳輸損耗，提升了整個(gè)傳輸路徑的傳輸性能,。圖7所示為原設(shè)計(jì)和優(yōu)化布線后的S參數(shù)結(jié)果,。圖8所示為在PCB上添加去耦電容前后的目標(biāo)阻抗變化情況?？梢钥闯?，通過添加去耦電容,，有效地降低了供電系統(tǒng)VDD的電源地阻抗，提高了供電系統(tǒng)的穩(wěn)定性,。

3 結(jié)論

    本文完成了一款高可靠14 bit 2.5 GS/s高速數(shù)模轉(zhuǎn)換器芯片的陶瓷外殼設(shè)計(jì),，介紹了電學(xué)設(shè)計(jì)的流程，阻抗測(cè)試結(jié)果表明外殼的阻抗匹配情況滿足了設(shè)計(jì)要求,，同時(shí)外殼關(guān)鍵信號(hào)路徑的傳輸性能可以保證高速信號(hào)的可靠傳輸,，以及關(guān)鍵傳輸路徑的傳輸性能；另外,，通過芯片,、封裝與PCB的協(xié)同仿真優(yōu)化，有效地降低了整個(gè)系統(tǒng)傳輸路徑的損耗,，提升了電源系統(tǒng)工作的穩(wěn)定性,。在以后的高速電路封裝與系統(tǒng)設(shè)計(jì)中，應(yīng)充分利用協(xié)同設(shè)計(jì)來提升整個(gè)系統(tǒng)的性能,。

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作者信息:

王德敬1,，2,，趙元富1，2,，姚全斌1,，2，曹玉生1,，2,，練濱浩1，2,，胡培峰1,，2

（1．北京時(shí)代民芯科技有限公司，北京100076,；2.北京微電子技術(shù)研究所,，北京100076）