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一種應用于10位SAR ADC的高精度比較器電路設計
2017年微型機與應用第4期
徐韋佳,,施琴,,田俊杰,李延標
解放軍理工大學 理學院,,江蘇 南京 211101
摘要: 提出一種應用于10位逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)的高精度比較器,,具有精度高、功耗低的特點,。該比較器采用差分結構的前置放大電路,,提高輸入信號的精度,其自身隔離效果減小了鎖存器的回踢噪聲和失調(diào)電壓,。動態(tài)鎖存電路采用兩級正反饋,,有效提高比較器的響應速度。輸出緩沖級電路增強輸出級的驅(qū)動能力,,調(diào)整輸出波形,。該比較器電路采用SMIC 65 nm CMOS工藝技術實現(xiàn),使用Cadence公司Spectre系列軟件對進行仿真,,設置工作電壓2.5 V,,采樣頻率2 MHz,仿真結果表明,,比較器的分辨率是0.542 5 mV,,精度達到11位,失調(diào)電壓為1.405 μV,,靜態(tài)功耗為63 μW,,已成功應用于10位SAR ADC。
關鍵詞: SARADC 高精度 比較器
Abstract:
Key words :

  徐韋佳,,施琴,田俊杰,,李延標

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       摘要:提出一種應用于10位逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)的高精度比較器,,具有精度高,、功耗低的特點。該比較器采用差分結構的前置放大電路,,提高輸入信號的精度,,其自身隔離效果減小了鎖存器的回踢噪聲和失調(diào)電壓。動態(tài)鎖存電路采用兩級正反饋,,有效提高比較器的響應速度,。輸出緩沖級電路增強輸出級的驅(qū)動能力,,調(diào)整輸出波形。該比較器電路采用SMIC 65 nm CMOS工藝技術實現(xiàn),,使用Cadence公司Spectre系列軟件對進行仿真,,設置工作電壓2.5 V,采樣頻率2 MHz,,仿真結果表明,,比較器的分辨率是0.542 5 mV,精度達到11位,,失調(diào)電壓為1.405 μV,,靜態(tài)功耗為63 μW,已成功應用于10位SAR ADC,。

  關鍵詞:SAR ADC,;高精度;比較器

  中圖分類號:TN432文獻標識碼:ADOI: 10.19358/j.issn.16747720.2017.04.010

  引用格式:徐韋佳,,施琴,,田俊杰,等.一種應用于10位SAR ADC的高精度比較器電路設計[J].微型機與應用,,2017,36(4):32-35.

0引言

  隨著集成電路的發(fā)展,,數(shù)字通信得到了廣泛應用,模數(shù)轉(zhuǎn)換器(AnalogtoDigital Converter, ADC)作為實現(xiàn)模數(shù)轉(zhuǎn)換的關鍵器件,,得到了快速發(fā)展[1],。在諸多不同結構的ADC類型中,逐次逼近型ADC(Successive Approximation AnalogtoDigital Converter, SAR ADC)具有面積小,、功耗低,、精度相對較高、輸出數(shù)據(jù)無延遲的特點,,廣泛應用在消費電子,、醫(yī)療設備、工業(yè)控制等諸多領域,。而高精度比較器作為高性能SAR ADC的核心器件,,其精度對ADC的性能起著至關重要的作用。因此,,要實現(xiàn)高性能ADC,,比較器的精度是關鍵。

  當前對比較器的研究主要包括多級開環(huán)比較器,、開關電容比較器,、動態(tài)鎖存再生比較器等。多級開環(huán)比較器具有較高的速度和精度,,但是由于受到多級放大器的帶寬限制,,速度難以提升[2],;開關電容比較器可以采用失調(diào)消除技術消除失調(diào)電壓,提高精度,,但是存在較為嚴重的電荷注入和時鐘饋通效應,,增加了設計難度,;動態(tài)鎖存比較器的響應速度快,,但是回踢噪聲和失調(diào)電壓都比較大,不適用于高精度系統(tǒng),。因此,,本文提出一種應用于10位SAR ADC的高精度比較器,采用前置差分預放大電路,、兩級正反饋Latch鎖存判斷電路和輸出緩沖電路的結構,,工作在2 MHz時鐘頻率下,失調(diào)電壓低,、回踢噪聲小,,精度達到11位,具有高精度,、低功耗的特點,,可以實現(xiàn)10位高性能SAR ADC的模數(shù)轉(zhuǎn)換。

1比較器結構的選取

  比較器主要分為放大器結構的靜態(tài)比較器和通過時鐘觸發(fā)工作的動態(tài)比較器,。前者主要用于傳統(tǒng)的連續(xù)時間電路,,而后者廣泛應用于開關電容電路。忽略漏電流的因素,,動態(tài)比較器由于速度快,、靜態(tài)功耗幾乎為零,多用于ADC系統(tǒng)中,。然而,,動態(tài)比較器由于較大的失調(diào)電壓和回踢噪聲,限制了分辨率的提高,。

  Latch鎖存器作為動態(tài)比較器中的重要組成部分,,溝道長度越短,輸入信號越大,,鎖存器響應越快[3],。因此,為了提高響應速度,,在鎖存器前,,前置一級差分放大電路,預先放大待比較信號,,能夠提高Latch的響應速度[3],。同時,,差分結構可以去除誤差信號成分,有效減少由直流失調(diào)電壓,、開關的時鐘饋通效應,、電荷注入效應而引起的誤差。由于預放大電路內(nèi)部和輸出端加載隔離電路,,使得其輸出信號多次衰減后到達信號的輸入端,,能夠有效減小回踢噪聲對預放大電路輸入端信號的影響。預放大鎖存器的失調(diào)電壓與正反饋鎖存器相比較,,有實質(zhì)性降低,。正反饋鎖存器的失調(diào)電壓通過預放大級,對輸入管的貢獻大幅度下降,。因此,,預放大鎖存器的失調(diào)電壓主要取決于預放大電路的失調(diào)。

  一般傳統(tǒng)的放大器的單位增益帶寬為常數(shù)[4],。為了滿足高精度的要求,,前置預放大器的設計原則是高增益小帶寬,然而過高的精度會降低比較器的速度[5],。因此,,要為前置預放大電路選取合適的增益。

  綜上所述,,如圖1所示,,Vip和Vin分別是差分對的兩個輸入信號,采用前置差分預放大電路作為比較器信號輸入端,,兼顧精度和速度的要求,,其隔離電路減小了Latch正反饋產(chǎn)生的回踢噪聲以及失調(diào)電壓;Δu1和Δu2作為鎖存電路的輸入,,Latch鎖存電路采用二級正反饋來提高比較器的響應速度,,小尺寸的MOS管可以減小傳輸延時;鎖存器輸出的高低電平VA和VB輸入給緩沖級,,輸出級采用反相器級聯(lián),,調(diào)整波形,減小延時,,增加驅(qū)動能力,,最終輸出Vout1和Vout2兩個高低電平?!?/p>

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2比較器具體電路設計

  2.1前置差分預放大電路

  比較器的第一級采用的是前置差分預放大電路,,如圖2所示。NMOS管M1和M2分別作為差分放大器的信號輸入端,Vip和Vin是兩個待比較的輸入信號,。晶體管M15,、M17和M21具有復位功能,當時鐘信號為低電平時,,將當前輸出清為零,。PMOS管M16和M18充當濾波電容,提高預放大電路的精度,。尾電流由開關信號控制,,當開關信號為低電平時,尾電流被關閉,,比較器處于低功耗模式[6],?!?/p>

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  預放大器電路通過放大兩個差分輸入信號Vip和Vin,,從而提高比較器的精度,降低比較器的設計難度,。PMOS管M5和M6組成PMOS鎖存電路,。這是因為比較器需要具有鎖存功能的放大電路。當信號輸入,,經(jīng)過前置差分放大器的放大后,,輸入信號被鎖存,并成為輸出結果,。此時,,下一級的鎖存電路不工作。在時鐘信號的作用下,,前置差分放大器停止工作,,下一級的鎖存電路在接收到上一級放大電路的輸出結果后開始工作,并最終輸出結果,。

  該前置放大電路有兩條反饋路徑,。第一條反饋路徑是晶體管M1和M2形成的電流負反饋。第二條反饋是晶體管M5,、M6的柵漏極連接的電壓正反饋,。當正反饋系數(shù)小于負反饋系數(shù)時,整個電路將呈現(xiàn)負反饋,,同時也失去了遲滯效應(如果實現(xiàn)反饋補償,,則成為傳統(tǒng)的運算放大器)。否則,,整個電路會呈現(xiàn)正反饋,,產(chǎn)生遲滯效應,能夠有效地過濾掉輸入噪聲[4],。這時:

  如果β5/β3<1,,則傳輸函數(shù)中沒有延時,;

  如果β5/β3>1,則遲滯出現(xiàn),。

  其中,,β=(W/L)·K_(n·p)。

  通過設置M3的寬長比大于M5,,將該結構作為比較器的輸入級,,起放大作用,而非遲滯作用,。

  為了減少比較器設計的難度,,在預放大級必須有一個大的增益。但是寬的帶寬和大的增益是矛盾的,,它們之間必須有一個折衷,。

  前置放大器級的增益可以表示為:

  A=-gmM1R=-gmM1(gmM3-gmM5)(1)

  單位增益帶寬表示為:

  GBW=gmM1/C(2)

  gmM1,gmM3,,gmM5分別是晶體管M1,、M3和M5的跨導,C是前置差分放大電路的等效輸出電容,。由方程(1),、(2)可知,通過調(diào)整M1和M2的器件尺寸,,可以使前置放大器獲得適當?shù)脑鲆婧蛶挕?/p>

  2.2兩級正反饋鎖存電路

 

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  比較器的第二級采用的是兩級正反饋Latch鎖存電路,,如圖3所示。PMOS管M26和M27構成PMOS鎖存器,,NMOS管M24和M25構成NMOS鎖存器,。兩級鎖存加速了正反饋響應,使得輸入信號Δu1和Δu2快速進行比較,,形成高,、低水平輸出。

  鎖存階段有兩種工作模式,,分別是復位和再生[7],。在復位模式,尾電流源M32關閉以降低功耗,,此時開關M30和M31導通,,使鎖存器輸出VA、VB兩個高電平,。開關M28和M29導通,,使上一次輸出迅速復位,準備接下來的比較。在再生模式,,開關M30,、M31、M28和M29都截止,。M26和M27的漏極電壓拉至電源電壓AVDD,,加大鎖存器中的電流差,并且提高增益,。通過兩個正反饋回路,,輸入的電壓差Δu1和Δu2進行迅速比較,比較結果保持在鎖存器中,,直到重新開始復位模式,。

  在這個設計中,兩個正反饋回路的結構,,使鎖存階段有較大的增益,、更快的再生和復位速度。鎖存器的常數(shù)時間主要取決于通道長度,。因此,,采用了兩對小尺寸的交叉耦合晶體管。通過調(diào)整輸入對管的寬度,,以確保載流子的流動性[89]。增加晶體管M22,、M23的寬長比,,這樣在再生模式,就會有足夠的電流來驅(qū)動鎖存器迅速建立,,減少響應時間,。

  2.3輸出緩沖級電路

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  圖4輸出緩沖級電路比較器的第三級是輸出緩沖級電路,如圖4所示,。輸出緩沖級電路將鎖存器輸出的高低電平轉(zhuǎn)換成邏輯電平,,用于匹配數(shù)字電路。輸出緩沖級由兩級反相器組成,。由于前一級輸出電平未達到標準電平或波形不理想,,兩個反相器級聯(lián)可以用于波形整形。同時增加了驅(qū)動能力,,并降低了傳輸延遲,。

3電路仿真與分析

  在SMIC 65 nm CMOS工藝下,設置電源電壓為2.5 V,,采樣率為2 MHz,,使用Cadence公司Spectre系列軟件對設計的電路進行仿真。

  3.1前置差分預放大電路仿真

  

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  圖5是前置差分放大器的頻率特性曲線。設置共模電平為1.25 V,,輸入差分信號分別為0.5 V和 -0.5 V,。仿真結果表明,前置放大器的電壓增益為19.55 dB,,-3 dB帶寬約738.9 MHz,。

  3.2鎖存器瞬態(tài)響應仿真

  圖6是鎖存器瞬態(tài)響應的仿真結果。共模電壓為1.25 V,,復位信號頻率為20 MHz,,當鎖存器的輸入差分電壓為1.085 mV時,鎖存器的輸出翻轉(zhuǎn),,此時比較器的輸入電壓差為0.542 5 mV,。因此,比較器的最小可分辨電壓為0.542 5 mV,,精度達到11位,,符合對±0.5 LSB的分辨率要求(0.976 6 mV)[10]。

006.jpg  

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  圖7是比較器失調(diào)電壓的仿真結果,,采用MonteCarlo方法進行模擬,。仿真結果表明,該比較器的失調(diào)電壓約為1.405 μV,,滿足設計要求,。

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  比較器仿真結果如表1所示。

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4結論

  本文提出了一種應用于10位SAR ADC的高精度CMOS動態(tài)閂鎖電壓比較器,,工作于2 MHz采樣時鐘頻率,,2.5 V電源電壓,采用SMIC 65 nm工藝實現(xiàn),。采用前置差分預放大電路,、兩級動態(tài)Latch正反饋鎖存電路、輸出緩沖級電路的設計,,達到了要求的性能指標,。仿真結果表明,該比較器的輸入失調(diào)電壓為1.405 μV,,最小分辨電壓為0.542 5 mV,,精度達到了11位,靜態(tài)功耗63 A6CCW,,具有較高的分辨率和較低的功耗,。目前,該比較器已成功應用于10位SAR ADC中,。

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