該解決方案結(jié)合Virtuoso平臺與Allegro及Sigrity技術(shù),，進一步簡化設(shè)計流程,，大幅提高設(shè)計效率，縮短設(shè)計周期

　　中國上海,，2017年6月12日 – 楷登電子（美國Cadence公司,，NASDAQ: CDNS）今日發(fā)布全新Cadence? Virtuoso? System Design Platform（Virtuoso系統(tǒng)設(shè)計平臺）,，結(jié)合Cadence Virtuoso平臺與Allegro? 及Sigrity?技術(shù)，打造一個正式的,、優(yōu)化的自動協(xié)同設(shè)計與驗證流程,。多項跨平臺技術(shù)的高度集成幫助設(shè)計工程師實現(xiàn)芯片、封裝和電路板的同步和協(xié)同設(shè)計,。這一過程在此之前只能通過手動完成,，全新Virtuoso系統(tǒng)設(shè)計平臺可以實現(xiàn)流程自動化，大幅降低出錯概率,，并將IC和封裝之間連接關(guān)系檢查比對（LVS）的時間由數(shù)天縮短至數(shù)分鐘,。如需了解更多詳細內(nèi)容，請訪問www.cadence.com/go/virtuososdp,。

　　迄今為止,，硅技術(shù)的進步一直游刃有余地推動微電子產(chǎn)品的升級和更迭；但就在不久前,，峰回路轉(zhuǎn),。鑒于現(xiàn)如今芯片、封裝和電路板的高度復(fù)雜性,，無論使用硅材料與否,，高性能系統(tǒng)設(shè)計都必不可少。這一趨勢下,，越來越多的設(shè)計師希望在單一產(chǎn)品中集成多項異構(gòu)技術(shù)，這不僅會影響IC性能和功能,，也給半導(dǎo)體公司帶來了各種新挑戰(zhàn),。為解決這些難題，Cadence推出了全新跨平臺解決方案,，實現(xiàn)封裝或模組的自動化流程設(shè)計,，并支持包含多顆基于不同工藝設(shè)計套件（PDKs)的IC及相應(yīng)片外器件的情況。

　　Virtuoso系統(tǒng)設(shè)計平臺幫助IC設(shè)計師實現(xiàn)在IC驗證流程階段及早考慮系統(tǒng)級布局寄生,，并將封裝／電路板級版圖互聯(lián)信息與IC版圖寄生電學(xué)模型結(jié)合,，從而節(jié)省驗證時間。自動生成“考慮系統(tǒng)效應(yīng)”的電路原理圖后,，設(shè)計師可以輕松打造用于最終電路級仿真的測試平臺,。直到不久前，設(shè)計師還只能采用電子數(shù)據(jù)表和其他專門手段,，通過耗時的手動檢查來修正錯誤,，這個過程至少需要數(shù)日之久；流程自動化后,，Virtuoso系統(tǒng)設(shè)計平臺徹底擯棄容易出錯的手動流程,，將系統(tǒng)級布局寄生模型與IC設(shè)計流程集成,，將以往需要耗費數(shù)日的工作縮短至數(shù)分鐘。

　　“我們一直都在尋找更好的解決方案,，以期實現(xiàn)Virtuoso IC設(shè)計團隊和Allegro封裝設(shè)計團隊更緊密的協(xié)作,，”東芝存儲公司設(shè)計方法與基礎(chǔ)設(shè)施事業(yè)部經(jīng)理Toshihiko Himeno表示?！癈adence推出全新Virtuoso系統(tǒng)設(shè)計平臺,，幫助我們設(shè)計功能強大的層次化原理圖，在完成IC和封裝布局的同時執(zhí)行LVS檢查,，并將程序庫的開發(fā)流程自動化,。我們相信，這一全新解決方案可以幫助我們縮短設(shè)計周期,。Virtuoso系統(tǒng)設(shè)計平臺不僅節(jié)約了寶貴時間,，還擯棄了容易出錯的設(shè)計流程，確保正確流片,?！?/p>

　　“現(xiàn)如今，隨著芯片,、封裝和電路板復(fù)雜性的不斷增加,，獨立設(shè)計變得不再可行，”Cadence公司資深副總裁兼定制IC與PCB事業(yè)部總經(jīng)理Tom Beckley表示,?！?Virtuoso系統(tǒng)設(shè)計平臺以最終產(chǎn)品為目標，提供涵蓋芯片,、封裝和電路板設(shè)計的完整工作流程,，旨在幫助客戶打造最佳系統(tǒng)和設(shè)備?；谠撈脚_,，客戶可以利用包括射頻、模擬,、及數(shù)字設(shè)備的多種異構(gòu)IC,，優(yōu)化設(shè)計，降低風(fēng)險,，縮短產(chǎn)品上市時間,。該創(chuàng)新解決方案是Cadence系統(tǒng)設(shè)計實現(xiàn)（System Design Enablement）戰(zhàn)略的另一關(guān)鍵成果?！?/p>