面對激烈的市場競爭，終端消費電子產(chǎn)品在“輕,、薄,、短、小”的外形尺寸以及多元功能的追求不曾停歇,，目前封裝業(yè)研發(fā)重點在于把厚度做最大利用,，3D IC技術(shù)是目前唯一能滿足上述需求的關(guān)鍵技術(shù)，這項技術(shù)是利用 3D IC堆疊,、矽穿孔,、TSV等技術(shù)將芯片整合到效能最佳、體積最小的狀態(tài),。
什么是3D IC,？
將一只移動處理器芯片與獨立的存儲芯片結(jié)合到一起，這是一種自然發(fā)展出來的3D結(jié)構(gòu),。而減少IC之間互連的長度可能會給移動系統(tǒng)應(yīng)用的性能,、功率和封裝尺寸帶來一種巨大的飛躍，主要動力就是3D IC。
SoC設(shè)計基礎(chǔ)架構(gòu)一直是IC產(chǎn)業(yè)的經(jīng)典,。因此,，從SoC生產(chǎn)轉(zhuǎn)向多芯片策略，成為讓大多數(shù)公司望而生畏的一大挑戰(zhàn),，因為他們長期依賴且熟悉支持SoC設(shè)計流程的現(xiàn)有龐大基礎(chǔ)架構(gòu),。SoC的設(shè)計和驗證流程業(yè)已建立，而且也已經(jīng)被設(shè)計師使用了數(shù)十年,。針對某個工藝節(jié)點,，代工廠提供了一套設(shè)計規(guī)則，SoC設(shè)計人員必須嚴格遵循這些規(guī)則,，以確保代工廠正確地制造SoC,。電子設(shè)計自動化（EDA）公司開發(fā)自動化流程，用于協(xié)助設(shè)計人員分析SoC設(shè)計,，以進行實體驗證,、連接性檢查、寄生組件參數(shù)擷取,，以及布局后硬件仿真等,。
相較于在PDK和自動化EDA流程中提供既有且經(jīng)驗證的SoC基礎(chǔ)設(shè)施，目前還沒有為多芯片工藝提供類似的標準化產(chǎn)業(yè)安全網(wǎng)絡(luò),。大多數(shù)的封裝設(shè)計仍處于手動組裝階段,。除了描述預(yù)期設(shè)計規(guī)則的文本文檔案之外，封裝設(shè)計和驗證流程通常幾乎少有封裝設(shè)計附帶形式簽核要求,。因此,，用于封裝設(shè)計和驗證的EDA工具功能通常也更加簡單。如果少了支持和驗證的自動化設(shè)計流程協(xié)助,，許多傳統(tǒng)的SoC設(shè)計公司應(yīng)該都不愿意將3D IC市場視為可行的商業(yè)選擇,。
各EDA供應(yīng)商正在建立面向3D設(shè)計的工具
為了緩解3D堆疊IC的挑戰(zhàn)，很多公司都在采用一種中間方式,，即2．5D,，用一種無源的硅中介層來連接各個片芯。很多業(yè)內(nèi)人士都將2．5D方案看成是到達3D IC的一個緩慢上升的遷移路徑,。
對于支持新3D IC項目的EDA工具的選擇,，可能會使實現(xiàn)設(shè)計的方式產(chǎn)生差別。盡管可以采用現(xiàn)有的2D IC工具,，但如果增加一些應(yīng)對3D設(shè)計挑戰(zhàn)的技術(shù)還是有好處的,。大多數(shù)主要EDA供應(yīng)商都對3D IC采用一種謹慎的觀望態(tài)度，不到最終不會給自己的2D工具增加功能,。同時,，很多較小的EDA供應(yīng)商則正在建立面向3D設(shè)計的工具。
例如三星電子公司推出了一款3D IC，該公司將一只存儲芯片堆疊在硅片芯上,，兩者間采用了（垂直的）TSV（硅通孔）金屬化孔,，在芯片的頂部和底部都建立了連接。TSV技術(shù)能夠?qū)崿F(xiàn)一種廣泛的I／O存儲接口,，較其它方案的功率降低多達75％,，因為其互連與I／O電路的負載電容較小。
Xilinx公司也在自己新的2．5D SSI（堆疊硅互連）FPGA中采用了這種方法,，其主要是在一個無源硅中介層上堆疊這些片芯,，從而能夠在FPGA之間做出1萬多個互連。SSI較其它方案在每瓦I／O帶寬性能上提高了兩個以上數(shù)量級,，這也再次說明了2．5D與3D在功耗與性能方面的差異,。
新的封裝驗證技術(shù)
針對多芯片工藝，我們目前看到代工廠和OSAT公司開發(fā)并提供了3D IC封裝設(shè)計套件PDK組件,。此外,，還有組裝級設(shè)計套件ADK，實體驗證可經(jīng)由設(shè)計規(guī)則檢查（DRC）確保封裝的所有組件都以滿足所有制造要求的方式布置,。
在SoC市場中,，代工廠和第三方為SoC提供預(yù)先驗證和預(yù)先表征的IP。SoC設(shè)計人員根據(jù)設(shè)計要求將這些IP整合于其設(shè)計中,，以及100％的信心IP將按照SoC的規(guī)定工作,。目前最大的問題之一是如何彌合IC設(shè)計和封裝設(shè)計流程之間的當前差距。
如果我們將單個SoC中原有的組件分解為單個磊晶,，將它結(jié)合至3D IC封裝中,，而SIP封裝并無一定形態(tài)，SIP封裝可根據(jù)不同芯片排列方式與不同內(nèi)部結(jié)合技術(shù)的搭配,，生產(chǎn)定制化產(chǎn)品,，滿足客戶定制化需求，例如采取多種裸芯片或模塊進行平面式2D封裝（MCM等）或3D（MCP,、SatckDie、PoP,、PiP等）封裝,，其內(nèi)部的互連技術(shù)可以使用引線鍵合，也可使用倒裝焊或TSV等,，還可采用多功能性基板整合組件的方式,，將不同組件內(nèi)藏于多功能基板中，最終實現(xiàn)功能整合,。
TSV助力SIP向3D發(fā)展的道路艱險
TSV和WB金屬線連接以及倒裝FC中的bumping都是一種連接技術(shù),。TSV在芯片間或晶圓間制作垂直通道，實現(xiàn)芯片間垂直互聯(lián)。相比引線鍵合技術(shù)以及倒轉(zhuǎn)片技術(shù),，TSV連線長度縮短到芯片厚度,，傳輸距離減少到千分之一；可以實現(xiàn)復(fù)雜的多片全硅系統(tǒng)集成,；可以顯著減小RC延遲,，提高計算速度；顯著降低噪聲,、能耗和成本,。
TSV最早應(yīng)用于CIS封裝，目前成本較高,，主要應(yīng)用于圖像傳感器,、轉(zhuǎn)接板、存儲器,、邏輯處理器＋存儲器,、RF模組、MEMS晶圓級3D封裝等高端封裝,。但目前還面臨很多技術(shù)難題：
1,、TSV的不足
3D IC的EDA工具開發(fā)必須起始于TCAD，用于建立TSV物理特性的模型,。設(shè)計人員必須解決TSV會給靠近過孔開口處的有源硅區(qū)帶來應(yīng)力,，因為這可能干擾電路的工作。
2,、增加平面規(guī)劃級
由于現(xiàn)有EDA工具都不支持TSV的自動化布局與布線,，因此必須用當前做2D IC設(shè)計的工具，手動地增加工具,。要修改2D工具與設(shè)計數(shù)據(jù)庫使之支持3D IC概念,，會遇到很多挑戰(zhàn)。在設(shè)計中,，最典型的就是3D IC改變了2D設(shè)計的布局,，增加了通過TSV做連接的背面金屬層。
在平面規(guī)劃與布局階段給一只芯片增加了TSV以后,，下一個挑戰(zhàn)將是連接分配,。布線工具必須能夠分配連接，并優(yōu)化通過TSV連接到背面凸塊的線長,。對于3D IC設(shè)計,，將一只3D芯片看成一組2D塊去作物理實現(xiàn)，從而可以實現(xiàn)3D設(shè)計的自動化,，但會導(dǎo)致一系列新問題,，如設(shè)計分區(qū),、TSV分配、跨片芯的接口,、電源與地的分布,，以及相應(yīng)的IR降與溫度分析等。
3,、定制工具
3D IC設(shè)計工具的市場一直過于狹小,，無法吸引大型EDA公司的投入。普通的布局工具無法處理用于2D設(shè)計的傳統(tǒng)方案,，即將所有獨立的數(shù)據(jù)組織成為一個大文件,。而Max－3D則能夠在每個晶圓級上維護技術(shù)文件，并有一個用于TSV互連的獨立文件,。
設(shè)計者通常不愿意去轉(zhuǎn)換工具,，或改變自己的2D流程，除非可以將一個普通IC布局工具用于自己的3D設(shè)計,。然而,，在某些時候，普通工具無法應(yīng)付處理所需數(shù)據(jù)庫的規(guī)模,。
4,、3D分區(qū)的設(shè)計工具
現(xiàn)在，制造商們提供用于3D IC早期規(guī)劃和分區(qū)的工具,。例如,，Atrenta公司在SpyGlass－Physical Advanced工具中提供RTL原型技術(shù)，用于3D IC的早期規(guī)劃與分區(qū),。2D的Atrenta SpyGlass工具使設(shè)計者能夠在設(shè)計周期的前期就開始做物理實現(xiàn)的可行性分析,，此時RTL可能還未完成?？梢杂盟鼘Χ鄠€平面規(guī)劃配置做虛擬化與評估,，分析實現(xiàn)的可行性，選擇適當?shù)墓鐸P,，創(chuàng)建物理分區(qū),，以及生成針對IP和SoC實現(xiàn)的實現(xiàn)指導(dǎo)。
對于3D IC,，必須找到一種能跨多級對設(shè)計分區(qū)的方式,，并了解TSV對整個設(shè)計的影響，這樣才能做早期的平面規(guī)劃,。
5,、測試3D堆疊
測試問題是3D堆疊片芯的另外一個挑戰(zhàn),。在3D IC的測試中有三大問題：確認好片芯,、在封裝堆疊中后為需重測片芯提供通道,、以及為封裝內(nèi)做片芯間互連的TSV提供通道。
3D芯片級測試品質(zhì)意味著什麼,？
在進行3D測試之前,，晶圓首先要經(jīng)歷晶圓測試；有些芯片可通過測試,，另一些則否,。通過測試的裸晶繼續(xù)進行封裝，然后進行封裝測試,，在這些環(huán)節(jié)還會發(fā)現(xiàn)更多不合格件,。
1、傳統(tǒng)晶圓和封裝測試的比較
2,、3D堆疊IC的晶圓與封裝測試比較
如果裸晶缺陷覆蓋率是95％,，則10層芯片堆疊的最終封裝良率將會是60％。顯然地,，如果5％的逃脫率導(dǎo)致40％的最終產(chǎn)品被丟棄,，這并不是我們希望看到的。
3,、嵌入式測試壓縮和邏輯內(nèi)建自測試組合的優(yōu)點
3D封裝需要非常高品質(zhì)的晶圓級測試,，以便只有“良品裸晶”被封裝在一起。3D測試還需要已知合格的中介層,、部份堆疊測試,、TSV和封裝測試。
邏輯內(nèi)建自測試元件使系統(tǒng)自我測試成為可能,，這對于汽車或醫(yī)療應(yīng)用的IC尤為重要,。添加單元內(nèi)和非傳統(tǒng)失效模型則能夠使設(shè)計中數(shù)位邏輯元件的測試品質(zhì)達到可接受的程度。除此之外還需要測試嵌入式IP,、I／O以及TSV,。
對于I／O和TSV，因為無法保證與ATE的電氣接觸,，測試必須在非接觸形式下進行,。這是一個有待研究的領(lǐng)域；其中一種有趣的做法是使用邊界掃描途徑,，為部份封裝的元件進行晶圓級測試,，以及封裝內(nèi)芯片之間的互連測試。
總結(jié)：
未來幾十年內(nèi),，3DIC都將憑借著更低的成本,、更小的體積，以及推動芯片功能進化等優(yōu)勢,，成為未來半導(dǎo)體產(chǎn)業(yè)的新典范,，而3D堆棧DRAM和3D邏輯SoC應(yīng)用將成為推動3DIC技術(shù)獲得大量采用的最主要驅(qū)動力,，接下來依序是CMOS影像傳感器、功率組件和MEMS等,。所謂的wide I／O接口以及在28nm采用TSV技術(shù)來大量制造移動／平板產(chǎn)品專用應(yīng)用處理器芯片的情況也將有可能發(fā)生,。但事實上，要成功推動3DIC,，除了技術(shù)問題,，還涉及到復(fù)雜的供應(yīng)鏈部份，它要改變的層面非常多,。因此,，包括三星和臺積電（TSMC）在內(nèi)的晶圓代工巨擘們，都不停針對3DIC展開垂直整合布局,，希望能滿足領(lǐng)先無晶圓廠半導(dǎo)體公司,，如高通、博通,、Marvell,、NVIDIA和蘋果的需求，以及其它采取輕晶圓廠策略的業(yè)者如德州儀器,、意法半導(dǎo)體和NEC ／瑞薩等,。
未來在拓展3DIC業(yè)務(wù)時，業(yè)界必須尋求所謂的“虛擬IDM”模式,，其中包括TSV蝕刻填充,、布線、凸塊,、晶圓測試和晶圓級組裝在內(nèi)的中階晶圓處理部份,，有報告指出，其市場規(guī)模預(yù)計可達38億美元,。另外,，后段的組裝和測試部份，如3DIC模塊等,，預(yù)估將