服務(wù)器和系統(tǒng)設(shè)計人員正摩拳擦掌地為其新一代設(shè)計做準(zhǔn)備,，即將從第四代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取內(nèi)存(DDR4)過渡到第五代的DDR5服務(wù)器雙列直插內(nèi)存模塊(DIMM)緩沖芯片組,。其中最重要的考慮涉及一些重大的規(guī)格變化,。預(yù)計設(shè)計人員將專注于推動服務(wù)器設(shè)計進(jìn)展的六項重大轉(zhuǎn)變(見表1),。
表1：DDR5的主要變化（來源：Rambus）
這些變革包括數(shù)據(jù)與時鐘速率,、VDD (即組件內(nèi)部工作電壓),、電源架構(gòu),、信道架構(gòu),、突波長度以及改善對于更高容量DRAM的支持,。這些新的變化也帶來了特殊的設(shè)計考慮。
主要的變化
DDR4緩沖芯片的最高數(shù)據(jù)速率為每秒3,200兆次傳輸(MT/s),，時鐘速率為1.6GHz,。DDR5則從低階的3,200MT/s速度開始，并迅速達(dá)到6400 MT/s的數(shù)據(jù)速率和3.2GHz的時鐘速率,，甚至還在討論超越此規(guī)格的更快傳輸速度,。因此,，速度顯著提高，隨之而來的就是設(shè)計挑戰(zhàn),。
VDD或工作電壓是服務(wù)器和系統(tǒng)設(shè)計人員將會面對的第二項重大變化,。在此，DRAM和緩沖芯片暫存頻率驅(qū)動器(RCD)將從1.2V降低到1.1V,。這將有助于節(jié)省功耗,。然而，它也會對DIMM的設(shè)計帶來一些挑戰(zhàn),。
因為VDD較低,，所以還必須關(guān)注于噪聲抗干擾度以及VDD噪聲。信號容限將會變得更小,，因為您現(xiàn)在使用的是1.1V供電而非1.2V,；因此，您必須具有良好的DIMM設(shè)計以及辨識信號噪聲的能力,。
電源架構(gòu)是第三項主要的變化,。在DIMM上面將配置一個12V的電源管理IC (PMIC)，能夠更有效地控制系統(tǒng)的電源負(fù)載,。將PMIC供電電壓降至1.1V,，也有助于提高信號完整性以及發(fā)現(xiàn)噪聲，因為您可以在DIMM更有效地控制電源,。
新的DIMM通道架構(gòu)可能是DDR5的主要功能之一,，這就是第四項主要變化。DDR4緩沖芯片DIMM具有72位總線,，由64個數(shù)據(jù)位和8個ECC字節(jié)成,。DDR5的每個DIMM都將會有2個通道，但每個都是32位加上8個ECC位,，成為2個40位的信道,，這和DDR4支持1個72位信道的設(shè)計也不相同。
但這將有助于高效率,。它還使得DIMM設(shè)計更加對稱,，因為來自每通道的DIMM左側(cè)和右側(cè)共享RCD。現(xiàn)在,，服務(wù)器和系統(tǒng)設(shè)計人員在RCD每一側(cè)的每個通道上都有5個8位信道,。因此，現(xiàn)在有了2個DIMM通道但只有一個RCD,，而且一共有兩組輸出，分別位于A側(cè)和B側(cè),。
這種新的信道架構(gòu)添加了其他功能以提升效能,。在DDR4中,，DIMM的每一側(cè)都有 2個來自RCD的輸出頻率；而在DDR5,，每一側(cè)都將會有4個輸出頻率,。這為每個通道提供了一個獨立的頻率，有助于提高頻率信號的信號完整性,。
第五個主要變化是突波長度,。DDR4的突波長度為8，突波斬波長度為4,。至于DDR5,，其突波長度和突波斬波都將再進(jìn)一步擴(kuò)展以增加突發(fā)有效載荷，即使使用更窄的信道(32位vs 64位),。因為每個DIMM將會有2個通道具有相同或更大的突波有效負(fù)載,，因而將提高內(nèi)存效率。
DDR5的第六個變化在于改善對更高容量DRAM的支持,。使用DDR5緩沖芯片DIMM,，服務(wù)器或系統(tǒng)設(shè)計人員可以在單芯片封裝中使用高達(dá)32Gb的DRAM。 DDR4目前在單芯片封裝中的最大輸出功率為16Gb,。DDR5將可支持芯片上錯誤正碼(ECC),、錯誤透明模式、封裝后修復(fù)以及讀寫循環(huán)冗余校驗(CRC)模式等功能,，以支持更高容量的DRAM,。
需要考慮的要點
這些新的變化帶來了因應(yīng)DDR5更高頻率速度的一些設(shè)計考慮，因而也引發(fā)了新一輪的信號完整性挑戰(zhàn),。您需要確保主板和DIMM能夠因應(yīng)更高的信號速度,。此外，在執(zhí)行系統(tǒng)級仿真時,，還必須確定能夠確保在所有DRAM位置的信號完整性,。
好消息是DDR5緩沖芯片改善了從主機(jī)內(nèi)存控制器發(fā)送命令和地址信號到DIMM的信號完整性。如圖1所示,，發(fā)送到2個信道中每個信道的命令地址(CA)總線都轉(zhuǎn)到RCD,，然后扇出到DIMM的兩側(cè)。RCD有效地減少了主機(jī)內(nèi)存控制器的CA總線負(fù)載,。
圖1：2個信道中每信道的CA總線轉(zhuǎn)到RCD,，然后扇出到DIMM的兩側(cè) （來源：Rambus）
針對DDR4設(shè)計，由于較少注意低速CA總線,，使其主要的信號完整性挑戰(zhàn)在于雙數(shù)據(jù)速率DQ總線,。至于DDR5設(shè)計，即使CA總線也需要特別注意信號完整性,。在DDR4,，考慮使用決策反饋等化(DFE)作用來改善DQ數(shù)據(jù)信道,。但對于DDR5，RCD的CA總線接收器也需要DFE選項,，以確保良好的信號接收,。
主板上的電力傳輸網(wǎng)絡(luò)(PDN)則是另一項考慮因素，它包括帶有PMIC的DIMM,?？紤]到更高的頻率和數(shù)據(jù)速率，您必須確定PDN能夠以更高速度處理執(zhí)行負(fù)載,、具有良好的信號完整性,，而且能為DIMM提供理想的電源。
從主板到DIMM的DIMM連接器還必須能夠處理新的頻率和數(shù)據(jù)速率,。對于系統(tǒng)設(shè)計人員而言,，在印刷電路板(PCB)周圍的更高頻率速度和數(shù)據(jù)速率，更加重視電磁干擾和兼容性(EMI和EMC)的系統(tǒng)設(shè)計,。隨著速度提高致使布局更具挑戰(zhàn)性,，您必須確定可以設(shè)計最終能通過標(biāo)準(zhǔn)要求。