AMD不久前剛剛發(fā)布了代號(hào)Rome(羅馬)第二代EPYC霄龍?zhí)幚砥?,擁?nm工藝和Zen 2架構(gòu),,而且采用了chiplet小芯片設(shè)計(jì),集成最多八個(gè)CPU Die和一個(gè)IO Die設(shè)計(jì)非常獨(dú)特,。
根據(jù)規(guī)劃,,接下來(lái)將有第三代Milan(米蘭),7nm+工藝,、Zen 3架構(gòu),,再往后是第四代Genoa(熱那亞),Zen 4架構(gòu),。
據(jù)最新曝料,,AMD Milan內(nèi)部將集成最多15個(gè)Die,比現(xiàn)在多出來(lái)6個(gè),。
其中一個(gè)肯定還是IO Die,,但剩下的14個(gè)不可能全是CPU,因?yàn)榘送ǖ繢DR4內(nèi)存的帶寬只能支持最多10個(gè)CPU Die(最多80個(gè)核心),,這就意味著最多8個(gè)或者10個(gè)CPU Die,。——當(dāng)然內(nèi)存通道超過(guò)八個(gè)的可能性微乎其微,。
剩下的6個(gè)或4個(gè)Die會(huì)是什么呢?目測(cè)極有可能是HBM高帶寬顯存,,通過(guò)中介層(Interposer)與CPU Die直接互連,提供遠(yuǎn)勝于DDR4內(nèi)存的高帶寬,、低延遲,,徹底消除瓶頸。
這樣的話,,Milan的配置可能會(huì)是10+4+1或者8+6+1,。
不過(guò)之前有說(shuō)法稱Milan仍然是8+1配置,那可能是不同的版本,。
AMD Zen3架構(gòu)第三代霄龍曝光:?jiǎn)?a class="innerlink" href="http://forexkbc.com/tags/芯片集成" target="_blank">芯片集成15個(gè)Die