互連——有時是納米寬的金屬線，將晶體管連接到 IC 上的電路中——需要進行大修,。而隨著芯片廠向摩爾定律的外圍邁進,，互連也正成為行業(yè)的瓶頸。

　　“大約 20-25 年來,，銅一直是互連的首選金屬,。然而，我們正在達到銅的規(guī)模正在放緩的地步,，”IBM 的 Chris Penny 上個月在IEEE 國際電子設(shè)備會議 (IEDM)上告訴工程師,。“而且有機會找到替代導(dǎo)體,?！?/p>

　　根據(jù) IEDM 2022 上的研究報告，釕是領(lǐng)先的候選材料,，但它并不像將一種金屬換成另一種金屬那么簡單,。它們在芯片上的形成過程必須顛倒過來。這些新互連將需要不同的形狀和更高的密度,。這些新互連還需要更好的絕緣,，以免信號消耗電容奪走它們的所有優(yōu)勢。

　　即使互連的位置也將發(fā)生變化,，而且很快就會發(fā)生變化,。但研究開始表明，這種轉(zhuǎn)變帶來的好處是要付出一定代價的,。

　　釕,、頂部通孔和氣隙（air gaps）

　　在銅的替代品中，釕受到追捧,。但研究表明，用于構(gòu)建銅互連的舊配方對釕不利,。銅互連是使用所謂的鑲嵌工藝構(gòu)建的,。第一家芯片制造商使用光刻技術(shù)將互連的形狀雕刻到晶體管上方的介電絕緣層中。然后他們沉積了一個襯里（liner）和一個阻擋層（barrier）材料,，以防止銅原子漂移到芯片的其余部分而弄臟東西,。然后銅填充溝槽。事實上,，它填充得太多了,，所以多余的部分必須擦掉,。

　　Penny 告訴 IEDM 的工程師，所有這些額外的東西,，襯里和屏障,，都會占用空間，占互連體積的 40-50%,。因此,，互連的導(dǎo)電部分正在變窄，尤其是在互連層之間的超細垂直連接中,，增加了電阻,。但是 IBM 和三星的研究人員已經(jīng)找到了一種方法來構(gòu)建不需要襯里或種子的緊密間隔、低電阻的釕互連,。該工藝稱為間隔物輔助光刻蝕刻光刻（spacer assisted litho-etch litho-etch）或SALELE,，顧名思義，它依賴于極紫外光刻的雙重幫助,。它不是填充溝槽,，而是從層或金屬中蝕刻出釕互連，然后用電介質(zhì)填充間隙,。

　　研究人員使用又高又薄的水平互連實現(xiàn)了最佳電阻,。然而，這會增加電容,，犧牲掉好處,。幸運的是，由于 SALELE 構(gòu)建稱為通孔的垂直連接的方式——在水平互連的頂部而不是在它們的下方——細長的釕線之間的空間可以很容易地充滿空氣,，這是最好的絕緣體,。對于這些又高又窄的互連，“增加氣隙的潛在好處是巨大的……多達 30% 的線路電容減少,，”Penny 說,。

　　SALELE 工藝“提供了 1 納米工藝及更高工藝的路線圖，”他說,。

　　埋軌,、背面供電

　　早在2024 年，英特爾就計劃徹底改變?yōu)樾酒系木w管供電的互連位置,。該方案稱為背面功率傳輸,，采用功率傳輸互連網(wǎng)絡(luò)并將其移動到硅下方，因此它們從下方接近晶體管,。這有兩個主要優(yōu)點：它允許電流流過更寬,、電阻更小的互連，從而減少功率損耗。它還為信號傳輸互連釋放了晶體管上方的空間,，這意味著邏輯單元可以更小,。

　　回看過去的發(fā)展，為了從 SoC 獲取電源和信號,，我們通常將最上層的金屬（距離晶體管最遠）連接到芯片封裝中的焊球（也稱為凸塊）,。因此，要讓電子到達任何晶體管做有用的工作,，它們必須穿過 10 到 20 層越來越窄和曲折的金屬,，直到它們最終能夠擠過最后一層局部導(dǎo)線。

　　這種分配電源的方式從根本上說是有損的,。在路徑的每個階段,，都會損失一些能量，而一些能量必須用于控制傳遞本身,。在當(dāng)今的 SoC 中,，設(shè)計人員的預(yù)算通常允許損耗導(dǎo)致封裝和晶體管之間的電壓降低 10%。因此,，如果我們在供電網(wǎng)絡(luò)中達到 90% 或更高的總效率,，我們的設(shè)計就走上了正確的軌道。

　　從歷史上看,，這種效率是可以通過良好的工程實現(xiàn)的——有些人甚至可能會說,，與我們今天面臨的挑戰(zhàn)相比，這很容易,。在當(dāng)今的電子產(chǎn)品中,，SoC 設(shè)計人員不僅必須管理不斷增加的功率密度，而且還要處理隨著每一代新產(chǎn)品的出現(xiàn)而以急劇加速的速度損耗功率的互連,。

　　損耗的增加與我們制造納米線的方式有關(guān),。該工藝及其相關(guān)材料可以追溯到大約 1997 年，當(dāng)時 IBM 開始用銅而不是鋁制造互連,，行業(yè)也隨之發(fā)生了轉(zhuǎn)變,。在此之前，鋁線一直是很好的導(dǎo)體,，但沿著 摩爾定律曲線再走幾步,，它們的電阻很快就會過高，變得不可靠,。銅在現(xiàn)代 IC 規(guī)模上更具導(dǎo)電性,。但是，一旦互連寬度縮小到 100 納米以下,，即使是銅的電阻也開始出現(xiàn)問題。如今，最小的制造互連線約為20 納米,，因此電阻現(xiàn)在是一個緊迫的問題,。

　　它有助于將互連中的電子想象成臺球桌上的全套球。現(xiàn)在想象一下,，將它們從桌子的一端推向另一端,。少數(shù)會在途中相互碰撞和彈跳，但大多數(shù)會沿直線行駛?，F(xiàn)在考慮把桌子縮小一半——你會得到更多的碰撞,，球會移動得更慢。接下來,，再次縮小它,，將臺球的數(shù)量增加十倍，你就會遇到芯片制造商現(xiàn)在面臨的情況,。真實的電子不一定會發(fā)生碰撞,，但它們彼此足夠接近以施加散射力，從而破壞通過電線的流動,。在納米尺度上,，這會導(dǎo)致導(dǎo)線中的電阻大大增加，從而導(dǎo)致顯著的功率傳輸損耗,。

　　增加電阻并不是一個新的挑戰(zhàn),，但我們現(xiàn)在看到的每個后續(xù)工藝節(jié)點的增加幅度是前所未有的。此外,，管理這種增加的傳統(tǒng)方法不再是一種選擇,，因為納米級的制造規(guī)則施加了很多限制。我們可以任意增加某些電線的寬度以對抗增加的阻力的日子已經(jīng)一去不復(fù)返了?，F(xiàn)在設(shè)計人員必須堅持某些特定的線寬,，否則芯片可能無法制造。因此,，該行業(yè)面臨互連電阻較高和芯片空間較小的雙重問題,。

　　還有另一種方法：我們可以利用位于晶體管下方的“空”硅。Imec也率先提出了一種稱為“埋入式電源軌”或 BPR 的制造概念,。該技術(shù)在晶體管下方而不是上方建立電源連接,，目的是創(chuàng)建更粗、電阻更小的軌道,，并為晶體管層上方的信號傳輸互連騰出空間,。

　　要構(gòu)建 BPR，您首先必須在晶體管下方挖出深溝,，然后用金屬填充,。在你自己制造晶體管之前你必須這樣做,。所以金屬的選擇很重要。這種金屬需要承受用于制造高質(zhì)量晶體管的加工步驟,，溫度可達 1,000 °C 左右,。在那個溫度下，銅是熔化的,，熔化的銅會污染整個芯片,。因此，我們對具有更高熔點的釕和鎢進行了實驗,。

　　由于晶體管下方有很多未使用的空間,，您可以將 BPR 溝槽做得又寬又深，這非常適合傳輸功率,。與直接位于晶體管頂部的薄金屬層相比,， BPR 的電阻可以降低 1/20 到 1/30。這意味著 BPR 將有效地允許您為晶體管提供更多功率,。

　　此外,，通過將電源軌從晶體管的頂部移開，您可以為信號傳輸互連騰出空間,。這些互連形成基本電路“單元”——最小的電路單元,，例如 SRAM 存儲器位單元或我們用來組成更復(fù)雜電路的簡單邏輯。通過使用我們釋放的空間,，我們可以將這些單元縮小 16% 或更多,，最終可以轉(zhuǎn)化為每個芯片上更多的晶體管。即使特征尺寸保持不變,，我們?nèi)詴⒛柖筛M一步,。

　　不幸的是，看起來僅僅掩埋局部電源軌是不夠的,。您仍然必須從芯片的頂部向下向這些電源軌傳輸電源,，這會降低效率和一些電壓損失。

　　幸運的是,，Imec 同時開發(fā)了一種補充解決方案以進一步改善功率傳輸：將整個功率傳輸網(wǎng)絡(luò)從芯片的正面移至背面,。這種解決方案被稱為“背面功率傳輸”，或更通俗地稱為“背面金屬化”,。它涉及將晶體管下方的硅減薄到 500 nm 或更小,，此時您可以創(chuàng)建納米尺寸的“硅通孔”或 納米 TSV。這些是垂直互連,，可以通過硅的背面連接到埋入軌道的底部,，就像數(shù)百個微型礦井一樣。

　　3D IC的麻煩

　　在IEDM 2022上,，Imec 的研究人員想出了一些方法來使背面電源更好地工作,，方法是找到移動電源傳輸網(wǎng)絡(luò)端點（稱為埋入電源軌）的方法,，使其更靠近晶體管而不破壞這些晶體管的電子特性. 但他們也發(fā)現(xiàn)了一個有點麻煩的問題，在 3D 堆疊芯片中使用時,，背面電源可能會導(dǎo)致熱量積聚,。

　　首先是好消息：當(dāng) imec 研究人員探索埋入式電源軌和晶體管之間需要多少水平距離時，答案幾乎為零,。它需要一些額外的處理周期來確保晶體管不受影響，但他們表明你可以在晶體管溝道區(qū)域旁邊構(gòu)建軌道 - 盡管仍然低于它幾十納米,。這可能意味著更小的邏輯單元,。

　　現(xiàn)在是壞消息：在單獨的研究中，imec 工程師模擬了同一個未來 CPU 的幾個版本,。有些擁有當(dāng)今使用的那種電力傳輸網(wǎng)絡(luò),，稱為前端電力傳輸，其中所有互連,，包括數(shù)據(jù)和電源,，都構(gòu)建在硅之上的層中。有些有背面供電網(wǎng)絡(luò),。一個是兩個 CPU 的 3D 堆棧,，底部有背面電源，頂部有正面,。

　　二維 CPU 的仿真證實了背面電源的優(yōu)勢,。例如，與前端輸送相比,，它將電力輸送的損失減少了一半,。瞬態(tài)電壓降不太明顯。此外,，CPU 面積縮小了 8%,。然而，背面芯片最熱的部分比正面芯片最熱的部分高約 45%,?？赡艿脑蚴潜趁骐娫葱枰獙⑿酒瑴p薄到需要將其粘合到單獨的硅片以保持穩(wěn)定的程度。該鍵充當(dāng)熱流的屏障,。

　　研究人員測試了一個場景,，其中一個帶有背面供電網(wǎng)絡(luò)的 CPU [底部灰色] 綁定到另一個具有前端供電網(wǎng)絡(luò) [頂部灰色] 的 CPU。

　　真正的問題出現(xiàn)在 3D IC 上,。頂部 CPU 必須從底部 CPU 獲取能量,，但通往頂部的漫長旅程會產(chǎn)生后果。盡管底部 CPU 的壓降特性仍優(yōu)于前端芯片,，但頂部 CPU 在這方面的表現(xiàn)要差得多,。3D IC 的電源網(wǎng)絡(luò)消耗的功率是單個前端芯片網(wǎng)絡(luò)消耗功率的兩倍多,。更糟糕的是，熱量無法很好地從 3D 堆棧中逸出,，底部芯片最熱的部分幾乎是單個前端 CPU 的 2.5 倍,。頂級 CPU 溫度更低，但降幅不大,。

　　不可否認,，3D IC 模擬有些不切實際，imec 的Rongmei Chen在 IEDM 上告訴工程師,。將兩個其他方面完全相同的 CPU 堆疊在一起是不太可能發(fā)生的情況,。（將內(nèi)存與 CPU 堆疊在一起更為常見。）“這不是一個非常公平的比較,，”他說,。但它確實指出了一些潛在的問題。

　　背面 PDN 和 BPR 最終將不得不做的不僅僅是有效地傳輸電子,。他們將不得不精確控制電子的去向以及有多少電子到達那里,。當(dāng)涉及到芯片級電源設(shè)計時，芯片設(shè)計人員不希望后退多步,。因此,，我們必須同時優(yōu)化設(shè)計和制造，以確保 BPR 和背面 PDN 優(yōu)于——或至少兼容——我們今天使用的節(jié)能 IC 技術(shù),。

　　計算的未來取決于這些新的制造技術(shù),。無論您是擔(dān)心數(shù)據(jù)中心的冷卻費用還是每天必須為智能手機充電的次數(shù)，功耗都是至關(guān)重要的,。隨著我們繼續(xù)縮小晶體管和 IC,，供電成為一項重大的片上挑戰(zhàn)。如果工程師能夠克服隨之而來的復(fù)雜性,，BPR 和背面 PDN 可能會很好地應(yīng)對這一挑戰(zhàn),。

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