DDR5仿真精度研究及在內(nèi)存升級(jí)中的應(yīng)用
2023年電子技術(shù)應(yīng)用第8期
黃剛,，姜杰,，吳均
（深圳市一博科技股份有限公司,，廣東 深圳 518051）
摘要： 使用Cadence公司的SystemSI對(duì)DDR信號(hào)通道進(jìn)行整體仿真，同時(shí),，借助一博科技自研的Interposer夾具進(jìn)行測(cè)試，經(jīng)過(guò)多次的仿真測(cè)試擬合,，所介紹的DDR仿真測(cè)試方法可以達(dá)到較高的精度,。隨著對(duì)內(nèi)存帶寬的需求不斷提升，作為當(dāng)前主流的DDR4局限性日益明顯,，通過(guò)具體案例說(shuō)明了DDR5信號(hào)完整性提升的具體技術(shù),，并通過(guò)仿真對(duì)比,，展示了DDR5在內(nèi)存升級(jí)過(guò)程中的優(yōu)勢(shì)。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.239806
中文引用格式： 黃剛,，姜杰,，吳均. DDR5仿真精度研究及在內(nèi)存升級(jí)中的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2023,，49(8)：53-58.
英文引用格式： Huang Gang,，Jiang Jie，Wu Jun. Research on DDR5 simulation accuracy and application in memory upgrading[J]. Application of Electronic Technique,，2023,，49(8)：53-58.
中文引用格式： 黃剛,，姜杰,，吳均. DDR5仿真精度研究及在內(nèi)存升級(jí)中的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2023,，49(8)：53-58.
英文引用格式： Huang Gang,，Jiang Jie，Wu Jun. Research on DDR5 simulation accuracy and application in memory upgrading[J]. Application of Electronic Technique,，2023,，49(8)：53-58.
Research on DDR5 simulation accuracy and application in memory upgrading
Huang Gang，Jiang Jie,，Wu Jun
(Shenzhen Edadoc Technology Co.,，Ltd.， Shenzhen 518051,， China)
Abstract： This paper uses Cadence's SystemSI for DDR whole channel simulation, and the interposer fixture developed by EDADOC Technology for testing. After multiple verification simulation with testing data, the DDR simulation and testing method offered by this paper can achieve high accuracy. With the increasing demand for memory bandwidth, the limitations of DDR4, the current mainstream, are becoming increasingly obvious. This paper illustrates the specific technologies for improving the signal integrity of DDR5 through specific cases, and demonstrates the advantages of DDR5 in the process of memory upgrading through simulation comparison.
Key words : DDR4,；DDR5；SystemSI,；Interposer,；DFE；ODT
0 引言
隨著并行領(lǐng)域?qū)?shù)據(jù)存儲(chǔ)快速響應(yīng)需求的日益增加,，DDR（Double Date Rate SDRAM）的信號(hào)速率越來(lái)越高,， DDR設(shè)計(jì)難度也越來(lái)越大。傳統(tǒng)仿真方法僅對(duì)DDR的單個(gè)信號(hào)進(jìn)行仿真,，忽視了并行信號(hào)之間串?dāng)_的影響,；而傳統(tǒng)的探針點(diǎn)測(cè)方法存在測(cè)試精度低、無(wú)法測(cè)試正反貼布局的DDR芯片,、無(wú)法測(cè)試信號(hào)時(shí)序等顯著缺點(diǎn),，因此，選擇合適的仿真工具和測(cè)試方法的重要性愈發(fā)凸顯,。本文介紹的DDR仿真及測(cè)試方法,，克服了傳統(tǒng)方法的缺點(diǎn)，可以達(dá)到較高的精度,。
同時(shí),，隨著對(duì)內(nèi)存帶寬需求的不斷提升，作為當(dāng)前主流的DDR4技術(shù)局限性日漸明顯,，擁有更高帶寬和更低功耗的DDR5應(yīng)用越來(lái)越廣泛,，本文通過(guò)具體案例，說(shuō)明了DDR5信號(hào)性能改善的具體方面，同時(shí),，通過(guò)仿真對(duì)比,，展示了DDR5在內(nèi)存方案升級(jí)過(guò)程中的優(yōu)勢(shì)。
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作者信息：
黃剛,，姜杰,，吳均
（深圳市一博科技股份有限公司，廣東 深圳 518051）
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