引言
ARINC429總線廣泛應(yīng)用于商務(wù)運(yùn)輸航空領(lǐng)域，如空中客車A310/A320,、A330/A340飛機(jī),，波音公司727、737,、747,、757和767飛機(jī)，麥道公司MD-11飛機(jī)等,。它采用異步雙極性歸零碼進(jìn)行數(shù)據(jù)的編碼,，并通過雙絞線傳輸，具有很強(qiáng)的抗干擾性能,。目前市場(chǎng)上的ARINC429總線接口設(shè)計(jì)一般都采用專用接口芯片,，如Device Engineering公司的DEI-1016，INTERSIL公司的HS-3282等,，這些專用芯片價(jià)格昂貴,，且路數(shù)有限,，使用非常不靈活。本設(shè)計(jì)將ALTERA公司的FPGA芯片應(yīng)用于ARINC429標(biāo)準(zhǔn)數(shù)據(jù)傳輸,，并完成了與計(jì)算機(jī)USB接口的通信,，有效縮小了系統(tǒng)體積并降低了成本，同時(shí)也增加了系統(tǒng)配置的靈活度,。
ARINC429總線數(shù)據(jù)
ARINC429數(shù)據(jù)總線協(xié)議規(guī)定一個(gè)數(shù)據(jù)字由32位組成,，以脈沖形式發(fā)送，采用雙極性歸零碼,，碼速率為12.5kb/s或100kb/s,。電氣特性為：高電平(+10V)為邏輯1；低電平(-10V)為邏輯0,；0電平(0V)發(fā)送自身時(shí)鐘脈沖,，字與字之間以一定間隔(不少于4位)分開，以此間隔作為字同步,。一個(gè)32位的數(shù)據(jù)字由五部分組成：標(biāo)志位(LABEL),，用于標(biāo)識(shí)傳輸數(shù)據(jù)的信息類型；源/目的標(biāo)識(shí)碼(S/D),，用于判斷在一個(gè)多系統(tǒng)中的源系統(tǒng),；數(shù)據(jù)區(qū)(DATA)；符號(hào)/狀態(tài)位(SSM),，用于標(biāo)識(shí)數(shù)據(jù)字的特征或數(shù)據(jù)發(fā)生器的狀態(tài),；奇偶校驗(yàn)位(PARITY)，ARINC429數(shù)字信息傳輸使用奇校驗(yàn),。
FPGA內(nèi)部邏輯設(shè)計(jì)
根據(jù)ARINC429總線協(xié)議,，要完成數(shù)據(jù)的收發(fā)以及對(duì)USB總線接口的邏輯控制， FPGA 芯片應(yīng)完成的邏輯功能框圖如圖1所示,，其中虛線框中是FPGA實(shí)現(xiàn)的部分,。
發(fā)送器
發(fā)送器結(jié)構(gòu)如圖2所示，由緩沖存儲(chǔ)器,、信號(hào)發(fā)生器和發(fā)送控制邏輯三部分構(gòu)成,，用于將來自總線接口通信模塊的32位429格式數(shù)據(jù)轉(zhuǎn)換成調(diào)制前的兩路串行數(shù)據(jù)，即圖2中TTL0和TTL1,。其中使用緩存是為了提高數(shù)據(jù)傳輸速度,，用戶向緩存寫進(jìn)想要發(fā)送的多個(gè)32位數(shù)據(jù)字后，就可以通過entx信號(hào)控制數(shù)據(jù)從緩存連續(xù)不斷地讀出,，并經(jīng)過信號(hào)發(fā)生器轉(zhuǎn)換成串行數(shù)據(jù)后送給總線驅(qū)動(dòng)電路,。在這里，緩存是直接調(diào)用ALTERA提供的LPM_FIFO+宏功能模塊來實(shí)現(xiàn)的,。
信號(hào)發(fā)生器由位計(jì)數(shù)器,、字間隔計(jì)數(shù)器,、碼元調(diào)制、移位寄存器以及相應(yīng)的控制邏輯組成,，結(jié)構(gòu)如圖3所示,。其中，位數(shù)計(jì)數(shù)器用來控制429數(shù)字字的位數(shù),，字間隔計(jì)數(shù)器用于產(chǎn)生字間隔。在本設(shè)計(jì)中,，采用狀態(tài)機(jī)來實(shí)現(xiàn)信號(hào)發(fā)生器的功能,，共分3個(gè)狀態(tài)：
a）IDLE：初始狀態(tài)，當(dāng)復(fù)位或是發(fā)送完一個(gè)32位數(shù)后進(jìn)入該狀態(tài),，在該狀態(tài)完成字間隔的產(chǎn)生,，并用移位寄存器的load信號(hào)來鎖存待轉(zhuǎn)換數(shù)據(jù)，并在至少四位字間隔后進(jìn)入TRANS狀態(tài),，否則等到直到有新數(shù)據(jù)載入,。
b）TRANS：進(jìn)行數(shù)據(jù)的并串轉(zhuǎn)換，同時(shí)進(jìn)行奇偶校驗(yàn),，即每產(chǎn)生一位串行數(shù)據(jù)就進(jìn)行一次異或運(yùn)算,，并由位數(shù)計(jì)數(shù)器控制計(jì)到31時(shí)就進(jìn)入PARITY狀態(tài)。
c）PARITY：輸出奇偶校驗(yàn)位并回到IDLE狀態(tài),。
碼元調(diào)制是在信號(hào)busy的有效區(qū)間內(nèi),，將串行輸出數(shù)據(jù)serial_data與時(shí)鐘做邏輯運(yùn)算得到的TTL0和TTL1（如圖4）送至外部調(diào)制電路，并轉(zhuǎn)換為429總線規(guī)范要求的雙極性歸零信號(hào),。其verilog語言描述如下：
always @(busy,，clk_tx，serial_data)
begin
if (busy)
begin
TTL1<=serial_data&clk_tx;
TTL0<=~serial_data&clk_tx;
end
else begin
TTL1<=0;
TTL0<=0;
end
end
endmodule
發(fā)送控制邏輯用于協(xié)調(diào)緩存和信號(hào)發(fā)生器之間的數(shù)據(jù)傳遞,。在緩存非空,、busy無效（信號(hào)發(fā)生器狀態(tài)機(jī)處于TRANS狀態(tài)下busy有效）的條件下，一旦允許轉(zhuǎn)換信號(hào)entx有效,，便開啟緩存的讀使能rden,，并產(chǎn)生轉(zhuǎn)換數(shù)據(jù)的裝載信號(hào)load，以完成緩存數(shù)據(jù)的自動(dòng)轉(zhuǎn)換和發(fā)送,。