寬帶接收是快速發(fā)現,、全景監(jiān)控短波頻段信號的基礎,，它的出現為接收跳頻,、擴頻等快速復雜的信號提供了一種很好的解決方案。高性能中頻數字處理模塊是寬帶信號接收系統(tǒng)的重要組成部分,，如何高效地從寬帶中頻數據流中提取出系統(tǒng)感興趣的窄帶信號是本模塊所要解決的關鍵技術難題,。
1 系統(tǒng)主要組成部分
1.1 實現功能
　　本設計采用二級DDC的方案，第一級寬帶DDC采用專用DDC芯片技術,，以降低系統(tǒng)對射頻前端和信號處理的要求,，提高接收系統(tǒng)中頻的選擇性能。第二級DDC則利用DSP技術和多相" title="多相">多相濾波高效算法實現了在單片DSP(TS101)中同時提取四路窄帶中頻數字信號的功能,。采用大容量數據緩沖池,，保證了關鍵報頭的捕獲。其硬件平臺如圖1所示,。
1.2 工作流程
　　如圖1所示,，模擬中頻信號輸入到AD6652,，主機控制DSP(TS101S),，通過軟件改變AD6652的下變頻參數，完成A/D" title="A/D">A/D變換與第一級DDC抽取,，之后數據通過與TS101S互接的高速Link口輸入DSP,；DSP對輸入的數據進行濾波，抽出窄帶信號輸出到后端進行處理,。為了避免處理中丟失報頭,，數據在輸入到TS101S處理的同時通過DMA通道儲存到SDRAM緩存一段時間以便查找。

　　(1) TS101S 簡介
　　本模塊中ADC采樣頻率為40MHz , 經第一級DDC后輸出到DSP,。DSP對信號進行處理,，根據主機指定的多個信號中心頻率同時實現四路軟件DDC。從帶寬為500kHz的信號中輸出帶寬為125Hz～3kHz的信號,，需要DSP具有很高的運算能力,，故選用 ADSP—TS101S。
　　TS101S 是AD公司新近推出的高性能浮點DSP,，具有極高的處理能力,，峰值浮點性能1800MFLOPS，主頻可達250MHz或300MHz；TigerSHARC靜態(tài)超標量結構使DSP每周期能夠執(zhí)行多達4條指令,、24個16位定點運算和6個浮點運算,；3條相互獨立的128位寬的內部數據總線，每條連接了3個2Mbit內部存儲器塊中的一個,，提供4字(word)的數據,、指令及I/O" title="I/O">I/O訪問和14.4Gbps的內部存儲器帶寬；此外還有4個8bit全雙工高速Link口,，每個Link口傳輸率達到250Mbps,，可以方便靈活地進行高速數據傳輸。
　　(2) AD6652簡介
　　AD6652是ANALOG公司的高速AD&DDC器件,，它包含1個集成雙通道并具有12 位精度的ADC和1個集成4通道并具有最高帶寬為120kHz(單通道)的DDC,。由于該器件內部高速采樣保持電路性能優(yōu)良，故適合帶通采樣,。
　　ADC 為差分輸入,，最高采樣率為65MSPS，最高模擬輸入信號頻率為200MHz,。DDC 為矩陣輸入,，輸入更加靈活，減少了交叉連接產生的寄生信號,；同時可以根據應用的不同在CIC5 濾波后進行多相合并,，增加帶寬；在后端有數字AGC 功能,，適合于ADC 的寬帶輸入信號經過DDC變成幾路窄帶信號后的增益調整,。ADC 的數據輸出在內部直接連接到接收器的DDC 的輸入矩陣，簡化了設計,，減少了交叉連接產生的寄生信號,，大大改善了中頻數字處理模塊的性能，具有并行數據和Link口兩種輸出方式,。
　　(3) 數據緩沖池
　　TS101S內部集成了一個ＳＤＲＡＭ控制器,，能夠直接驅動最大容量為256MB的外部ＳＤＲＡＭ。本設計采用MICRON公司的128M DIMM168內存條MT4LSDT1664AG作為數據緩沖池,。
　　AD6652到數據緩沖池的數據傳輸采用TS101S的FLYBY模式：數據從外部I/O設備通過TS101S的DMA通道直接輸入SDRAM,，不涉及核操作，非常經濟,。采用FLYBY模式實現高速緩存示意圖如圖2所示,。

　　(4) 軟件接收機模塊
　　AD6652處理后輸出的信號帶寬為500kHz，在TS101S中進行第二級DDC處理,，同時實現四路軟件DDC,，最終輸出的信號帶寬為125Hz～3kHz,。
　　本模塊采用多相濾波方式實現第二級DDC，每一路DDC分三級FIR濾波器,。
　　當FIR濾波器為r階,，則轉移函數為：

　　利用多采樣率系統(tǒng)中結構的等效變換原理,將濾波器多相分析分量與抽取操作進行如圖3 所示的互換,這種互換對系統(tǒng)特性不做任何改變,卻大大減少了運算量。運用這種多相分解使濾波器的濾波操作運算量減少到原來的1/M,。

　　(5) 數據通訊
　　中頻處理模塊與主控計算機通過HOST接口通訊,，通過TS101S的高速Link口將抽取的窄帶數據送入后端處理。
2 系統(tǒng)硬件電路設計
2.1 系統(tǒng)電源設計
　　本模塊的電源共四種,，分別為1.2V,、2.5V、3V,、3.3V,。其中，為數字電路供電的有1.2V,、3.3V,、2.5V三種，為模擬電路供電的有1.2V和3V兩種,。為了保證系統(tǒng)正常工作,，模擬電路和數字電路的電源分別提供。
　　為了保證輸入“潔凈”的電源,，在緊貼AD6652和TS101S的電源引腳處用兩個電容進行高頻濾波,；地分為數字地與模擬地，并通過一個磁珠單點連接,。
　　TS101S要求核供電不能晚于I/O供電,，故對TS101S核和I/O供電分別由兩個電源提供。TS101S供電設計如圖4所示,。

2.2 時鐘設計
　　時鐘設計對于系統(tǒng)是十分重要的,。本設計中使用同一個時鐘源,，通過時鐘驅動芯片IDT49FCT3805統(tǒng)一供給所有器件,。時鐘線應做到基本等長且盡量短，并通過阻抗匹配,，提供一個統(tǒng)一的時鐘基準,，如圖5所示。

2.3 系統(tǒng)的復位設計
　　本系統(tǒng)中需要復位的有TS101S和AD6652,，TS101S對復位的要求較高,，其復位設計如下：
　　(1)上電復位
　　上電復位時序如圖6所示。

　　DSP要求上電且strap選項穩(wěn)定后,，reset引腳必須保持至少2ms的低電平,，然后產生高脈沖至少50個時鐘周期(最大100個時鐘周期),，再次為低有效，要求維持至少100個時鐘周期,。
　　(2)正常復位(上電穩(wěn)定后的熱復位)
　　復位時序如圖7所示,。

　　DSP的正常復位要求RESET引腳必須保持至少100個時鐘周期，strap選項穩(wěn)定后,，RESET引腳必須保持至少2ms的低電平,。
　　(3)對TS101S兩種復位的處理
　　對上電復位采用CPLD來實現，熱復位用按鍵人工復位,，也在CPLD中一并配置實現,。復位邏輯電路如圖8所示。

3 硬件設計時需注意的問題
　　(1)高速PCB設計時,，如果時鐘信號不由外部提供,，最好只使用一個時鐘源，驅動后分配給各所需的部分,。注意將時鐘驅動芯片置于適當位置,，使輸出時鐘線基本等長。時鐘芯片下應大面積鋪地,，并避免離信號線太近,。
　　(2)電源輸入時應加多個旁路電容，提高系統(tǒng)配電的質量,，降低共模射頻能量并進行電源濾波,。TS101S和AD6652接入電源前，需緊貼芯片在電源腳和地腳之間直接接去耦電容,；芯片周圍布上電網,，以減少外界干擾。設計中應區(qū)分數字和模擬電路并分別供電,，數字地和模擬地之間通過磁珠單點連接,。這樣可以最大限度保障模擬電源不受污染，這是保證系統(tǒng)正常工作的重要條件,。
　　(3)在TS101S電路中,，對所有的輸入信號必須有明確的處理，不能懸浮或置之不理,。
　　(4)對A/D 部件的設計必須保證其功能和性能的實現,。AD6652可同時進行兩路A/D 轉換，每個A/D通道模擬信號采用差分輸入,，額定模擬輸入電壓的最大范圍的峰－峰值為1V,。為了獲得較好的動態(tài)性能，2個差分輸入端的阻抗必須匹配,，常采用變壓器匹配的方法,。AD6652的差分輸入電路如圖9所示,。