?? 芯片設(shè)計(jì)正在面臨復(fù)雜性日益提高,、低功耗" title="低功耗">低功耗設(shè)計(jì)需求無(wú)處不在,、混合信號(hào)" title="混合信號(hào)">混合信號(hào)產(chǎn)品比例越來(lái)越大這三方面的挑戰(zhàn),。EDA（電子設(shè)計(jì)自動(dòng)化）工具也正在有針對(duì)性地進(jìn)行創(chuàng)新,，來(lái)滿足芯片設(shè)計(jì)工程師的需求,。
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?? 3C（通信,、計(jì)算機(jī)和消費(fèi)電子）產(chǎn)品是目前市場(chǎng)增長(zhǎng)的主要推動(dòng)力,，而這些產(chǎn)品具有集成多種功能,、低功耗,、生命周期短以及小尺寸等特點(diǎn),，為這類產(chǎn)品中的芯片提出了新的課題，增加了芯片的設(shè)計(jì)復(fù)雜度,。而按照摩爾定律,，芯片企業(yè)正在向更小的技術(shù)節(jié)點(diǎn)轉(zhuǎn)換，即開(kāi)展65nm,，甚至是45nm產(chǎn)品的設(shè)計(jì),。這些新設(shè)計(jì)的復(fù)雜性主要表現(xiàn)在以下幾個(gè)方面：設(shè)計(jì)規(guī)模極為龐大，動(dòng)輒上千萬(wàn)門(mén)以及成百上千個(gè)IP（半導(dǎo)體知識(shí)產(chǎn)權(quán)）宏模塊,；就物理設(shè)計(jì)而言,，大多采用層次化物理設(shè)計(jì)流程" title="設(shè)計(jì)流程">設(shè)計(jì)流程，包括多個(gè)環(huán)節(jié),，像RTL（寄存器傳輸層）和具有物理實(shí)現(xiàn)意識(shí)的綜合,、面向測(cè)試的設(shè)計(jì)(DFT)、時(shí)鐘樹(shù)綜合,、功率網(wǎng)格設(shè)計(jì),、布線、信號(hào)完整性分析,、功率分析以及設(shè)計(jì)的收斂,，這些過(guò)程都非常耗時(shí)，僅生成一個(gè)布局規(guī)劃圖及其相應(yīng)的物理實(shí)施就能輕易地耗費(fèi)掉一個(gè)月左右的時(shí)間,。
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??? 而與此相反,，為滿足市場(chǎng)的要求，設(shè)計(jì)的周期不但沒(méi)有增加,，而且還在迅速縮短,。例如，在20世紀(jì)90年代,，IC（集成電路）設(shè)計(jì)的平均周期為兩年,；到前幾年，平均周期縮短到一年,；而在現(xiàn)階段,，設(shè)計(jì)的周期只有6個(gè)月，因此，IC設(shè)計(jì)公司還面臨著產(chǎn)品上市時(shí)間的壓力,。設(shè)計(jì)一旦延遲,，產(chǎn)品很可能就失去了好的市場(chǎng)機(jī)遇。為此,，目前先進(jìn)的EDA工具要具備幾大功能：一方面它們要提供高容量,、高性能的數(shù)字集成設(shè)計(jì)能力，完成更先進(jìn)產(chǎn)品的設(shè)計(jì),；另一方面,，它們需要做到面向測(cè)試的設(shè)計(jì)，具有可預(yù)見(jiàn)性,，并對(duì)可實(shí)現(xiàn)性能夠盡早反饋。
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??? 而低功耗設(shè)計(jì)" title="低功耗設(shè)計(jì)">低功耗設(shè)計(jì)也是業(yè)界的一個(gè)熱點(diǎn)主題,。實(shí)現(xiàn)最優(yōu)化的低功耗設(shè)計(jì)需要在設(shè)計(jì)流程的不同階段進(jìn)行權(quán)衡,，時(shí)序?qū)β屎兔娣e對(duì)功率等因素的折中就是一個(gè)典型例子。成功的功率敏感設(shè)計(jì)要求工程師們具備準(zhǔn)確,、高效地完成這些決斷的能力,。為了能夠達(dá)到這一目的，設(shè)計(jì)師需要被授權(quán)使用正確的低功耗分析和最優(yōu)化引擎,，這些功能要求被集成在整個(gè)RTL(寄存器傳輸層)到GDSI(物理級(jí)版圖)的流程中,，而且要貫穿全部流程。而EDA工具廠商也不斷在這方面進(jìn)行努力,。
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??? 此外,，混合信號(hào)芯片的比例越來(lái)越高。相關(guān)市場(chǎng)調(diào)研公司預(yù)測(cè),，在65nm芯片設(shè)計(jì)中,，約有50%的設(shè)計(jì)工作是混合信號(hào)設(shè)計(jì)" title="混合信號(hào)設(shè)計(jì)">混合信號(hào)設(shè)計(jì)。這樣一來(lái),，如何打破原來(lái)模擬設(shè)計(jì)流程與數(shù)字工作完全隔離的狀態(tài),，提供把模擬和數(shù)字信號(hào)設(shè)計(jì)緊密整合為一體的EDA工具將成為EDA廠商不斷創(chuàng)新和完善的目標(biāo)。
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??? Cadence設(shè)計(jì)系統(tǒng)公司亞太區(qū)總裁居龍
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??? 低功耗流程設(shè)計(jì)可減少五成功耗
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??? 設(shè)計(jì)的復(fù)雜性,、上市時(shí)間以及成本的壓力需要EDA工具提供高容量,、高性能的數(shù)字集成設(shè)計(jì)能力以及高度的可預(yù)測(cè)性、可靠性驗(yàn)證,。這樣一方面可以幫助客戶實(shí)現(xiàn)更先進(jìn)產(chǎn)品的設(shè)計(jì),，另一方面能夠規(guī)避產(chǎn)品設(shè)計(jì)的制造風(fēng)險(xiǎn)，縮短產(chǎn)品上市時(shí)間,。
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??? 沒(méi)有EDA工具的幫助,，設(shè)計(jì)公司想做低功耗產(chǎn)品是很難的。用低功耗的流程來(lái)做設(shè)計(jì)，產(chǎn)品至少可以減少50%的功耗,。3年前我們把低功耗的實(shí)踐加以總結(jié),，正式形成了一套理論，把我們自己的工具各個(gè)環(huán)節(jié)全部做在一起,，整合起來(lái),，形成了一整套低功耗技術(shù)。同時(shí)我們也與產(chǎn)業(yè)鏈,、設(shè)計(jì)鏈的公司合作,，把整個(gè)低功耗的一套方法和這些公司交流，比如IP公司ARM和代工廠中芯國(guó)際,，我們都與他們保持密切合作,。我們把業(yè)界的伙伴聯(lián)合起來(lái)，一起來(lái)解決低功耗的問(wèn)題,，這是一個(gè)產(chǎn)業(yè)化的模式,。?
??? 低功耗是把我們整個(gè)工具的結(jié)構(gòu)改變，而不是簡(jiǎn)單地加一項(xiàng)進(jìn)去,，單純加一項(xiàng)進(jìn)去可能會(huì)改變時(shí)序,，會(huì)影響它的功能。因此,，芯片的功能,、時(shí)序、功耗這三個(gè)方面要一起考慮,。而且功耗不是只在后端物理實(shí)現(xiàn)的時(shí)候才考慮,，在前端做功能性設(shè)計(jì)、結(jié)構(gòu)性設(shè)計(jì)和邏輯性設(shè)計(jì)的時(shí)候也要考慮,。我們起步比較早,，目前在一些比較先進(jìn)的低功耗芯片市場(chǎng)我們的份額非常高，大家都用Cadence的產(chǎn)品做一些比較先進(jìn)的低功耗芯片,。
??? 我們的工具之所以可以實(shí)現(xiàn)低功耗,，是因?yàn)樵谧鲞壿嬙O(shè)計(jì)和物理設(shè)計(jì)時(shí)，有關(guān)低功耗的功能就已經(jīng)設(shè)計(jì)在工具里,，邏輯集成,、數(shù)據(jù)布線、仿真等都有低功耗的特征在里面,，這是一個(gè)趨勢(shì),。我們?cè)?年前推出了CPF(通用功率格式)的最早版本，CPF是一種方法,，我們把它應(yīng)用到工具里面,。
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??? CadenceEncounter最新的數(shù)字IC設(shè)計(jì)平臺(tái)7.1版在Encounter6.2版的基礎(chǔ)上增加了許多業(yè)內(nèi)領(lǐng)先的功能,，把客戶從復(fù)雜設(shè)計(jì)的困擾中解放出來(lái)，能夠?qū)Ｗ⒂谒麄兊暮诵母?jìng)爭(zhēng)力———設(shè)計(jì)創(chuàng)新之中,。
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??? 此外,，Cadence設(shè)計(jì)系統(tǒng)公司最近宣布推出C-to-SiliconCompiler（編譯器），這是一種高端綜合產(chǎn)品,，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP的過(guò)程中,，將生產(chǎn)力提高10倍。這種重要的新功能對(duì)于開(kāi)發(fā)新型SoC（系統(tǒng)級(jí)芯片）和系統(tǒng)級(jí)IP,，用于消費(fèi)電子,、無(wú)線和有線網(wǎng)絡(luò)市場(chǎng)的公司尤其可貴。通過(guò)與合作伙伴開(kāi)發(fā)相關(guān)產(chǎn)品證實(shí),，C-to-SiliconCompiler可提高設(shè)計(jì)質(zhì)量,，減少設(shè)計(jì)時(shí)間。
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??? 針對(duì)半導(dǎo)體工藝技術(shù)不斷提高,，Cadence新工具能也能適應(yīng)32納米設(shè)計(jì),，但后續(xù)工程如布線等要求不同，需要與Cadence后續(xù)工具結(jié)合,。同時(shí)為保證最好的性能，此款新工具最好能與Cadence其他工具結(jié)合,，因?yàn)镃adence進(jìn)行了全盤(pán)優(yōu)化,，若與其他公司工具結(jié)合，可能需要多花一些時(shí)間進(jìn)行優(yōu)化,。
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??? Magma(微捷碼)高級(jí)工程師邵憲平
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??? 混合信號(hào)設(shè)計(jì)需要更優(yōu)化的系統(tǒng)
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??? 低功耗是集成電路設(shè)計(jì)的一個(gè)熱點(diǎn),，目前在超大型超復(fù)雜的設(shè)計(jì)過(guò)程中，實(shí)現(xiàn)可靠的電源網(wǎng)絡(luò)和最小的功率消耗已經(jīng)成為設(shè)計(jì)團(tuán)隊(duì)面臨的主要挑戰(zhàn),。實(shí)現(xiàn)最優(yōu)化的低功耗設(shè)計(jì)需要在設(shè)計(jì)流程的不同階段權(quán)衡,，成功的功率設(shè)計(jì)要求工程師準(zhǔn)確高效地進(jìn)行權(quán)衡。為了能夠達(dá)到這一目的,，設(shè)計(jì)師需要被授權(quán)使用正確的低功耗分析和最優(yōu)化引擎,，這些功能要求被集成在整個(gè)RTL到GDSII的流程中，而且要貫穿全部流程,。
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??? 在設(shè)計(jì)流程中,，所有的功率工具都相互完全集成在一起，同時(shí)與其他的分析和實(shí)施引擎整合在一起以實(shí)現(xiàn)多目標(biāo)并行優(yōu)化,。如果由于缺乏一個(gè)整合的設(shè)計(jì)環(huán)境而無(wú)法解決這些相互關(guān)系中的任一環(huán)節(jié),，那么就會(huì)在激烈市場(chǎng)競(jìng)爭(zhēng)中被競(jìng)爭(zhēng)對(duì)手的低功耗設(shè)計(jì)擊敗。
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??? 當(dāng)前,，模擬設(shè)計(jì)流程及其團(tuán)隊(duì)與數(shù)字工作是完全隔離的,。模擬集成電路很大程度上仍然是全部定制,，而且需要艱辛的手工草圖繪制。在傳統(tǒng)的混合信號(hào)設(shè)計(jì)流程中,，芯片完工修整需要手工干預(yù),，是相當(dāng)耗時(shí)的一項(xiàng)工作，這對(duì)混合信號(hào)設(shè)計(jì)來(lái)說(shuō)是一個(gè)非常大的挑戰(zhàn),。
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??? 在一個(gè)真正的混合信號(hào)環(huán)境中,，所有的模擬/數(shù)字設(shè)計(jì)以及驗(yàn)證引擎應(yīng)該采用統(tǒng)一的數(shù)據(jù)庫(kù)。為了滿足當(dāng)前高端混合信號(hào)設(shè)計(jì)的要求,，這種解決方案很明顯必須具備極高的容量和性能,，例如在1分鐘甚至更短時(shí)間內(nèi)加載整個(gè)數(shù)據(jù)庫(kù)、在數(shù)秒內(nèi)完成全部模擬和數(shù)字層的刷新等,。在全芯片層,，設(shè)計(jì)環(huán)境必須在芯片完成階段支持自動(dòng)全局布線；此外,，系統(tǒng)還必須支持全芯片混合信號(hào)提取和仿真,。
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????針對(duì)65nm以及45nm的集成電路設(shè)計(jì)，其設(shè)計(jì)規(guī)模極其龐大,，動(dòng)輒上千萬(wàn)門(mén)以及成百上千個(gè)IP宏模塊,。就物理設(shè)計(jì)而言，大多采用層次化物理設(shè)計(jì)流程,，經(jīng)常需要重新延長(zhǎng)物理實(shí)施中的絕大部分任務(wù),，它們都耗時(shí)數(shù)周，而且重新延長(zhǎng)整個(gè)設(shè)計(jì)并不是什么稀罕的事,，事實(shí)上是經(jīng)常發(fā)生的,，包括從頭開(kāi)始創(chuàng)建一個(gè)全新的布局規(guī)劃圖。
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????工藝過(guò)程的可變性,、光刻技術(shù),、制造和良率問(wèn)題是65nm以及45nm的設(shè)計(jì)復(fù)雜性另一方面的表現(xiàn)。工藝過(guò)程一系列化學(xué)機(jī)械研磨步驟引起整個(gè)晶圓表面以及晶粒表面厚度的變化,，光刻效果成為影響制造可變性的最大貢獻(xiàn)因素,。所有這些影響的結(jié)果都會(huì)導(dǎo)致時(shí)序、噪音,、功率損耗以及良品率的偏差,。