摘? 要: 介紹了如何利用FPGA設(shè)計TMS320C54x系列芯片與TMS626812A SDRAM之間的接口。這種接口方法適合于需要外擴大容量存儲器的應(yīng)用場合。
關(guān)鍵詞: FPGA? TMS320C54x? SDRM? 接口
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在DSP應(yīng)用系統(tǒng)中,需要大量外擴存儲器的情況經(jīng)常遇到,。例如,在數(shù)碼相機和攝像機中,為了將現(xiàn)場拍攝的諸多圖片或圖像暫存下來,需要將DSP處理后的數(shù)據(jù)轉(zhuǎn)移" title="數(shù)據(jù)轉(zhuǎn)移">數(shù)據(jù)轉(zhuǎn)移到外存中以備后用。從目前的存儲器市場看,SDRAM由于其性能價格比的優(yōu)勢,而被DSP開發(fā)者所青睞,。DSP與SDRAM直接接口是不可能的。FPGA(現(xiàn)場可編程門陣列)由于其具有使用靈活,、執(zhí)行速度快,、開發(fā)工具豐富的特點而越來越多地出現(xiàn)在現(xiàn)代電路設(shè)計中。本文用FPGA作為接口芯片,提供控制信號" title="控制信號">控制信號和定時信號,來實現(xiàn)DSP到SDRAM的數(shù)據(jù)存取,。
1 SDRAM介紹
本文采用的SDRAM為TMS626812A,圖1為其功能框圖,。它內(nèi)部分為兩條,每條1M字節(jié),數(shù)據(jù)寬度為8位,故存儲總?cè)萘繛?M字節(jié)。
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所有輸入和輸出操作都是在時鐘CLK上升沿的作用下進(jìn)行的,刷新時鐘交替刷新內(nèi)部的兩條RAM,。TMS626812A主要有六條控制命令,它們是:條激活/行地址入口,、列地址入口/寫操作、列地址入口/讀操作,、條無效,、自動刷新、自行刷新,。SDRAM與TMS320C54x接口中用到的命令主要有: MRS,、 DEAC、 ACTV,、WRT-P,、READ-P和REFR。這里,設(shè)計目的就是產(chǎn)生控制信號來滿足這些命令的時序要求,。關(guān)于TMS626812A的具體說明可以查看其數(shù)據(jù)手冊,。
2 SDRAM與TMS320C54x之間的通用接口
圖2是DSP與SDRAM的通用接口" title="通用接口">通用接口框圖,圖中DSP I/F代表TMS320C54x端接口單元,SDRAM CNTL 代表SDRAM 端接口控制單元。SDRAM被設(shè)置成一次性讀寫128個字節(jié),而DSP一次只讀寫一個字節(jié),因而建立了兩個緩沖區(qū)B0,、B1來緩存和中轉(zhuǎn)數(shù)據(jù),。B0,、B1大小都為128字節(jié),而且映射到DSP中的同一地址空間。
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盡管B0,、B1對應(yīng)于同一地址空間,但對兩個緩沖區(qū)不能在同一時刻進(jìn)行合法訪問,。實際上,當(dāng)B0被DSP訪問時,B1就被SDRAM訪問,反之也成立,。若DSP向B1寫數(shù)據(jù),SDRAM就從B0讀數(shù)據(jù);而當(dāng)SDRAM的數(shù)據(jù)寫到B0中時,DSP就從B1讀數(shù)據(jù),。兩者同時從同一緩沖區(qū)讀或?qū)懚紝⒓ぐl(fā)錯誤。上邊所述的數(shù)據(jù)轉(zhuǎn)移方式有兩種好處:一是加速了TMS320C54x的訪問速度,二是解決了二者之間的時鐘不同步問題,。
3 FPGA中的硬件設(shè)計
TMS320C54x為外部存儲器的擴展提供了下列信號：CLK,、CS、A0～A15,、D0～D15,、RW、MSTRB,、ISTRB,、IS，而SDRAM接收下列信號：CLK,、CKE,、CS、DQM,、W,、RAS、CAS,、A0～A11,。由于兩端控制信號不同,需要在DSP與SDRAM之間加上控制邏輯,以便將從DSP過來的信號解釋成SDRAM能夠接收的信號。圖3是用FPGA設(shè)計的頂層硬件接口圖,。
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圖中主要有三個模塊:DSP-IO,、DMA_BUF和SD-CMD。其中DSP-IO是DSP端的接口,用來解碼TMS320C54x發(fā)送的SDRAM地址和命令,。DMA_BUF代表緩沖區(qū)B0,、B1。SD_CMD模塊用來產(chǎn)生SDRAM訪問所需的各種信號,。
DSP_IO模塊又包括IO_DMA,、DSP_BUF和DSP_
READ。IO_DMA產(chǎn)生SDRAM的命令信號,，即圖3中的DSP_RDY,、DSP_SD_RW、DSP_SD_BANK_SW,、DSP_SD_
ADDR[20..0],、DSP_SD_ADDR_RESET、DSP_SD_START。
DSP_BUF產(chǎn)生訪問B0,、B1的地址,、數(shù)據(jù)和控制信號,圖3中指DSP_SD_BUFCLKI、DSP_SD_BUFCLKO,、DSP_SD_
BUFWE,、DSP_SD_BUFADDR[6..0]、DSP_SD_BUFIN[7..0],。DSP-READ子模塊用來控制DSP的讀寫方向,。
DMA_BUF分為B0、B1兩個緩沖區(qū),用來進(jìn)行數(shù)據(jù)傳送" title="數(shù)據(jù)傳送">數(shù)據(jù)傳送,，每個緩沖區(qū)的輸入輸出信號包括：CLKI,、CLKO、WE,、ADDR[6-0],、DATA_IN[7-0]、DATA_OUT[7-0],。
BANK_SW是一個開關(guān)信號,，用于DSP和SDRAM對B0、B1的切換訪問,。
SD_CMD模塊包括刷新,、讀、寫功能,。當(dāng)DSP芯片發(fā)出SDRAM讀命令時,128字節(jié)的數(shù)據(jù)從SDRAM中讀出來并被存儲到B0或B1中,當(dāng)DSP發(fā)出寫命令之時,128字節(jié)的數(shù)據(jù)傳到B0或B1之中并被最終寫到SDRAM中,。
4 軟件設(shè)計
TMS626812A SDRAM有兩兆字節(jié)的存儲容量。所以DSP用兩個I/O" title="I/O">I/O地址向FPGA傳送訪問SDRAM的高低地址,。此文中,，該兩個I/O地址對應(yīng)于圖4中的03h(DMA_ADDH)和04h(DMA_ADDL)。另外,還有一個I/O地址(圖4中的05h)用來向FPGA傳送命令產(chǎn)生SDRAM訪問的信號,。
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DSP向SDRAM寫數(shù)據(jù)時的操作步驟如下:
(1)數(shù)據(jù)先被寫到B0或B1,。
(2)SDRAM的訪問地址經(jīng)由DSP的I/O地址DMA_ADDH和DMA_ADDL發(fā)送到FPGA中。
(3)DSP向FPGA發(fā)出一個命令(I/O地址為DMA_CTL)產(chǎn)生控制信號,使SDRAM從B0或B1中讀取數(shù)值,。
DSP從SDRAM讀數(shù)據(jù)的操作步驟如下:
(1)DSP傳送訪問SDRAM的地址,。
(2)DSP經(jīng)由FPGA傳送一個命令,使得數(shù)據(jù)從SDRAM中讀到FPGA中。
(3)DSP從B0或B1中讀得數(shù)據(jù),。
圖4為DSP中與數(shù)據(jù)傳送相關(guān)的各類存儲器的分配情況,。
具體設(shè)計時,應(yīng)參考相關(guān)資料進(jìn)行補充。不同的DSP與不同類型的SDRAM接口時,會有細(xì)微的區(qū)別,電路設(shè)計完畢后要進(jìn)行認(rèn)真而多方面的測試,。
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參考文獻(xiàn)
1 Application Report Spra531. Texas Instruments Incorporated,，1999
2 王年旭.DSP基礎(chǔ)與應(yīng)用系統(tǒng)設(shè)計.北京：北京航空航天大學(xué)出版社,， 2001
3 TMS626812A Synchronous Dynamic Random-Access Memories Data Sheet. Texas Instruments Incorporated，1998