基本觸發(fā)器的邏輯結(jié)構(gòu)如圖13-1所示,。它可由兩個與非門" title="非門">非門交叉耦合構(gòu)成,，圖13-1(a)是其邏輯電路圖和邏輯符號,，也可以由兩個或非門交叉耦合構(gòu)成,，如圖13-1(b)所示,。

　　圖13-1 基本觸發(fā)器邏輯結(jié)構(gòu)及邏輯符號

　　現(xiàn)在以兩個與非門組成的基本觸發(fā)器為例分析其工作原理" title="工作原理">工作原理,。

　　在圖13-1(a)中,，A和B是兩個與非門,，它可以是TTL門,，也可以是CMOS門,。Q和是觸發(fā)器的兩個輸出端。當(dāng)Q=0,，=1時,，稱觸發(fā)器狀態(tài)為0,，當(dāng)Q=1，=Q時,，稱觸發(fā)器狀態(tài)為1,。觸發(fā)器有兩個輸入端SR、,，字母上的非號表示低電平或負(fù)脈沖有效（在邏輯符號中用小圓圈表示）,。根據(jù)與非邏輯關(guān)系可寫出觸發(fā)器輸出端的邏輯表達(dá)式：

　　根據(jù)以上兩式，可得如下結(jié)論：

　　查看原圖（大圖）

　　持續(xù)時間" title="持續(xù)時間">持續(xù)時間相同,，并且同時發(fā)生由0變到1,，則兩個與非門輸出都要由1向0轉(zhuǎn)換，這就出現(xiàn)了所謂的競爭現(xiàn)象,。假若與非門A的延遲時間小于B門的延遲時間,，則觸發(fā)器將最終穩(wěn)定在Q=0，=1的狀態(tài),。因此,，在而且又都同時變?yōu)?時,，電路的競爭使得最終穩(wěn)定狀態(tài)不能確定,。這種狀態(tài)應(yīng)盡可能避免。但假若后,，和不是同時恢復(fù)為1,，那么最后穩(wěn)定狀態(tài)的新狀態(tài)仍按上述①或②的情況確定，即觸發(fā)器或被置0或被置1,。圖13-2所示為基本觸發(fā)器的工作波形,。圖中虛線部分表示不確定。

　　由上述分析可見,，兩個與非門交叉耦合構(gòu)成的基本觸發(fā)器具有置0,、置1及保持功能。通常稱為置1端,，因?yàn)?img src="http://files.chinaaet.com/images/20101008/cb578672-5cc8-47cc-ba42-a23d916fa446.jpg" />=0時被置1,，所以是低電平有效。為置0端,，因?yàn)?img src="http://files.chinaaet.com/images/20101008/ce3576de-a82a-4e65-8128-e82e932a8e0e.jpg" />=0時置0,，所以也是低電平有效?；居|發(fā)器又稱置0置1觸發(fā)器,，或稱為RS觸發(fā)器。

　　需要強(qiáng)調(diào)的是,，當(dāng)=0,，=1,，觸發(fā)器置1后，如果由0恢復(fù)至1,，即=1,，=1，觸發(fā)器保持在1狀態(tài),，即Q=1,。同理，當(dāng)=1,，=0時,，觸發(fā)器置0后，由0恢復(fù)至1,，即=1,，=1時，觸發(fā)器保持在0狀態(tài),，即Q=0,。這一保持功能和前面介紹的組合電路是完全不同的，因?yàn)樵诮M合電路中,，如果輸入信號" title="輸入信號">輸入信號確定后,，將只有唯一的一種輸出。