使用
圖1. ADCLK925的均方根抖動(dòng)與輸入壓擺率的關(guān)系
ADCLK9542時(shí)鐘扇出緩沖器和ADCLK9143超快時(shí)鐘緩沖器" title="時(shí)鐘緩沖器">時(shí)鐘緩沖器就是兩款此類時(shí)鐘分配" title="時(shí)鐘分配">時(shí)鐘分配器件,。ADCLK954包括12個(gè)輸出驅(qū)動(dòng)，可以在50-?的負(fù)載上驅(qū)動(dòng)全擺幅" title="擺幅">擺幅為800-mV 的ECL(發(fā)射極耦合邏輯)或者LVPECL(低壓正ECL)信號(hào),，形成1.6 V的總差分輸出擺幅,，如圖2所示,。它可以在4.8 GHz反轉(zhuǎn)率下工作,。ADCLK914可以在50?負(fù)載上驅(qū)動(dòng)1.9 V高壓差分信號(hào)(HVDS)，形成3.8 V的總差分輸出擺幅,。ADCLK914具有7.5-GHz的反轉(zhuǎn)率,。本文來自電子發(fā)燒友網(wǎng)(http://www.elecfans.com)
當(dāng)驅(qū)動(dòng)DAC時(shí)，時(shí)鐘分配器件應(yīng)該盡可能靠近DAC的時(shí)鐘輸入放置,，這樣,，所需的高壓擺率、高幅度時(shí)鐘信號(hào)才不會(huì)引起布線困難,、產(chǎn)生EMI或由電介質(zhì)和其它損耗造成減弱,。值得注意的是，走線的特性阻抗(Z0)會(huì)隨走線尺寸(長度,、寬度和深度)而變化;驅(qū)動(dòng)器的輸出阻抗必須與特性阻抗匹配,。
圖2. 采用3.3V電源供電時(shí)ADCLK954時(shí)鐘緩沖器的輸出波形
輸出端接
時(shí)鐘信號(hào)衰減會(huì)增加抖動(dòng),，因此對(duì)驅(qū)動(dòng)器輸出的端接很重要，這可以避免信號(hào)反射,，并可通過相對(duì)較大的帶寬實(shí)現(xiàn)最大能量傳輸,。確實(shí)，反射可以造成下沖和過沖,，嚴(yán)重降低信號(hào)和整體時(shí)鐘的性能,，或者在極端情況下，可能會(huì)損壞接收器或驅(qū)動(dòng)器,。反射因阻抗不匹配而引起,，在走線沒有適當(dāng)端接時(shí)發(fā)生。由于反射系數(shù)本身具有高通特性,，因此這對(duì)具有快速上升和下降時(shí)間的高速信號(hào)更重要,。反射脈沖與主時(shí)鐘信號(hào)相疊加，削弱了時(shí)鐘脈沖,。如圖3所示,，它對(duì)上升沿和下降沿增加了不確定的延時(shí)或者抖動(dòng)，從而影響時(shí)鐘信號(hào)的邊沿,。
圖3. 由端接不當(dāng)引起的反射信號(hào)抖動(dòng)
端接不當(dāng)使回聲的幅度隨著時(shí)間而變化,，因此?t也會(huì)隨時(shí)間變化。端接的時(shí)間常數(shù)也會(huì)影響回聲脈沖的形狀和寬度,?；谝陨显颍瓷湟鸬母郊佣秳?dòng),，從形狀看類似增加經(jīng)典抖動(dòng)的高斯特性,。為了避免抖動(dòng)和時(shí)鐘質(zhì)量降低的不利影響，需要使用表1中總結(jié)的恰當(dāng)信號(hào)端接方法,。Z0是傳輸線的阻抗;ZOUT 是驅(qū)動(dòng)器的輸出阻抗,，ZIN 是接收器的輸入阻抗。僅顯示CMOS和PECL/LVPECL電路,。
表1. 時(shí)鐘端接
方法描述優(yōu)勢(shì)弱點(diǎn)備注
串行端接CMOS
實(shí)際上,，因?yàn)樽杩箷?huì)隨頻率動(dòng)態(tài)變化，難以達(dá)到阻抗匹配,，所以緩沖器輸出端可以省去電阻(R),。低功耗解決方案(沒有對(duì)地的吸電流)
很容易計(jì)算R的值 R (Z0 – ZOUT).上升/下降時(shí)間受RC電路的影響，增加抖動(dòng),。
只對(duì)低頻信號(hào)有效,。CMOS驅(qū)動(dòng)器
不適合高頻時(shí)鐘CMOS drivers.信號(hào)。
適合低頻時(shí)鐘信號(hào)和非常短的走線。
下拉電阻CMOS
非常簡(jiǎn)單(R = Z0)高功耗不推薦
LVPECL
簡(jiǎn)單的3電阻解決方案,。
就節(jié)能而言稍好一點(diǎn),，相對(duì)于4電阻端接來說節(jié)省一個(gè)電阻。 推薦,。
端接電阻盡可能靠近PECL接收器放置,。
交流端接CMOS
沒有直流功耗。 為避免較高功耗,，C應(yīng)該很小,，但也不能太小而導(dǎo)致吸電流。
LVPECL
交流耦合允許調(diào)整偏置電壓,。避免電路兩端之間的能量流動(dòng),。交流耦合只推薦用于平衡信號(hào)(50%占空比的時(shí)鐘信號(hào))。交流耦合電容的ESR值和容值應(yīng)該很低,。
電阻橋CMOS
功耗實(shí)現(xiàn)合理的權(quán)衡取舍,。單端時(shí)鐘用兩個(gè)器件。
LVPECL
差分輸出邏輯用4個(gè)外部器件,。3.3V LVPECL驅(qū)動(dòng)器廣泛應(yīng)用端接,。