摘? 要: 介紹ESDA的設(shè)計(jì)流程,，給出一個用SPW軟件進(jìn)行直擴(kuò)系統(tǒng)的建模與浮點(diǎn)仿真的應(yīng)用實(shí)例,，對該直擴(kuò)系統(tǒng)的性能進(jìn)行了定性和定量分析。

　　關(guān)鍵詞: ESDA? 擴(kuò)頻" title="擴(kuò)頻">擴(kuò)頻系統(tǒng)? SPW? 建模? 仿真

?

　　擴(kuò)頻通信技術(shù)以其抗干擾能力強(qiáng)?保密性好?能抗多徑衰落?在采用低信號功率譜密度時(shí)對同頻段內(nèi)其它通信設(shè)備干擾小等優(yōu)點(diǎn)，在軍民用通信領(lǐng)域得到了廣泛的應(yīng)用,。國外已開發(fā)出了單片的全數(shù)字?jǐn)U頻處理器,，具有很高的集成度和較強(qiáng)的功能,，如美國Standford Telecom公司的STEL-2000A,。但這類芯片的缺點(diǎn)是靈活性較差，不能滿足某些專用系統(tǒng)的需要,，而且開發(fā)者不擁有核心技術(shù),，容易受制于人。隨著ESDA(電子系統(tǒng)設(shè)計(jì)自動化)技術(shù)和可編程邏輯器件的發(fā)展,，開發(fā)基于軟件無線電技術(shù)?且具有自主知識產(chǎn)權(quán)的數(shù)字?jǐn)U頻ASIC芯片已變得相對容易,。ESDA技術(shù)的設(shè)計(jì)流程為:

　　·系統(tǒng)建模與浮點(diǎn)仿真

　　·定點(diǎn)仿真

　　·VHDL的自動生成

　　·邏輯綜合

　　·布局布線和可編程邏輯芯片的配置

　　首先是建立系統(tǒng)的數(shù)學(xué)模型" title="數(shù)學(xué)模型">數(shù)學(xué)模型，在原理框圖級進(jìn)行浮點(diǎn)仿真,，再考慮有限字長效應(yīng)將浮點(diǎn)模型轉(zhuǎn)換成定點(diǎn)模型,，通過定點(diǎn)仿真選取合適的定點(diǎn)參數(shù)，由定點(diǎn)系統(tǒng)產(chǎn)生行為級或RTL級的HDL描述,，這幾步工作可由系統(tǒng)級設(shè)計(jì)工具完成,，如CADENCE公司的SPW 和SYNOPSYS公司的COSSAP;經(jīng)過行為級與RTL級的綜合后，將HDL描述轉(zhuǎn)化為實(shí)際的門級硬件電路,，并對硬件電路進(jìn)行優(yōu)化,，就能產(chǎn)生門級EDIF網(wǎng)表，這一步由相應(yīng)的邏輯綜合工具完成,，如SYNOPSYS的D.C,，Mentor的LeonardoSpectrum，SYMPLICITY的SIMPLIFY;從門級網(wǎng)表中提取仿真信息做門級仿真,，經(jīng)過底層的芯片級設(shè)計(jì)工具作布局布線和可編程邏輯芯片的配置后,，就可實(shí)現(xiàn)對該系統(tǒng)的數(shù)字化設(shè)計(jì)和單片集成。芯片級設(shè)計(jì)工具由所選用的EPLD或FPGA芯片的生產(chǎn)廠商提供,，常見的有Altera的Maxplus2,， Xilinx的Alliance， Lattice的ispHDL，Actel的Designer,。

　　ESDA以高層次設(shè)計(jì)方法為主要內(nèi)容,，能對通信系統(tǒng)進(jìn)行軟件化設(shè)計(jì)和單片集成，具有廣闊的應(yīng)用前景,，其中系統(tǒng)建模和仿真是最重要的一步。本文以美國CADENCE公司的SPW為系統(tǒng)級設(shè)計(jì)工具,，介紹一個直接序列擴(kuò)頻系統(tǒng)的建模和浮點(diǎn)仿真,。

1 系統(tǒng)的建模

　　SPW有豐富的模塊庫，涉及DSP?通信?多媒體和雷達(dá)等多種領(lǐng)域,，用戶可以用標(biāo)準(zhǔn)C語言編寫新的模塊,，也可以利用SPW自帶的模塊和用戶模塊組建高層次的多級組合模塊。在BDE(Block Diagram Editor方框圖編輯器)中,，用SPW提供的模塊或用戶建立的模塊來構(gòu)造系統(tǒng)的數(shù)學(xué)模型,，各模塊通過信號線連接，信號流程非常清楚,，模塊的參數(shù)能自動傳到下層的各個模塊,。擬設(shè)計(jì)的直擴(kuò)系統(tǒng)在中頻上進(jìn)行數(shù)字化處理，其主要技術(shù)參數(shù)為:信源數(shù)據(jù)率32kbps,，差分編碼,，QPSK調(diào)制方式，64位擴(kuò)頻偽碼" title="偽碼">偽碼,，chip速率1.024Mbps,，中頻頻率10.7MHz。系統(tǒng)的數(shù)學(xué)模型由發(fā)射部分和接收部分組成,，圖1是發(fā)射部分的數(shù)學(xué)模型,。

?

?

　　圖1中數(shù)據(jù)輸入處理器的作用是將發(fā)送實(shí)數(shù)數(shù)據(jù)進(jìn)行串-并轉(zhuǎn)換，將其從實(shí)數(shù)轉(zhuǎn)換為復(fù)數(shù)(數(shù)據(jù)速率降低一半),，再旋轉(zhuǎn)-45°,，為差分編碼作準(zhǔn)備;差分編碼器將輸入的復(fù)數(shù)數(shù)據(jù)的絕對相位轉(zhuǎn)換成相對相位輸出，避免解調(diào)時(shí)產(chǎn)生相位模糊,，它主要由一個復(fù)數(shù)乘法器和一個復(fù)數(shù)延遲單元組成;擴(kuò)頻模塊主要由兩個實(shí)數(shù)乘法器和一個偽碼序列產(chǎn)生器組成,，它將輸入的每個數(shù)據(jù)擴(kuò)展成64位的偽碼輸出，偽碼速率比數(shù)據(jù)速率高64倍,。擴(kuò)頻偽碼為64位的m序列:

1000000111111010101100110111011010010011100010111100101000110000,。本振主要由一個復(fù)數(shù)振蕩器和一個共軛單元組成，輸出采樣率為45.056MHz?頻率為10.7MHz的正交振蕩信號;QPSK調(diào)制器主要由兩個實(shí)數(shù)乘法器和一個實(shí)數(shù)加法器組成,，它用擴(kuò)頻后的高速偽碼去調(diào)制正交本振信號,，輸出采樣率為45.056MHz?載頻為10.7MHz的中頻信號" title="中頻信號">中頻信號;發(fā)射模塊由一個中心頻率為10.7MHz?帶寬為2.5MHz的5級巴特沃思帶通濾波器組成，它用來對發(fā)射信號進(jìn)行帶寬限制。最后輸出的是帶限的中頻信號,。

接收部分的數(shù)學(xué)模型見圖2,。

?

?

?

????接收模塊的輸入是帶限的中頻信號，它由一個中心頻率為10.7MHz?帶寬為2.5MHz?級數(shù)為5的巴特沃思帶通濾波器和一個增益控制器組成,。增益控制的目的是保持輸入信號功率的恒定;下變頻器主要由兩個乘法器和兩個積分清洗器組成,，積分清洗器的作用等效于低通濾波;數(shù)控振蕩器輸出的正交振蕩信號的頻率與控制端的值成正比。當(dāng)控制值為0時(shí),，輸出頻率為10.7MHz;匹配濾波器由前后處理器和相關(guān)器組成,，相關(guān)器由64級延遲單元?乘法器?累加器和偽碼寄存器組成，當(dāng)擴(kuò)頻信號的偽碼序列與偽碼寄存器中的偽碼序列(與發(fā)射部分一致)實(shí)現(xiàn)同步時(shí),，相關(guān)器會輸出一相關(guān)峰;功率檢測器計(jì)算復(fù)數(shù)信號的幅值,，并與設(shè)定的門限相比較，如超過門限便輸出高電平;符號跟蹤處理器主要由時(shí)鐘產(chǎn)生和信號采樣保持兩部分電路組成,，它根據(jù)功率檢測的結(jié)果來產(chǎn)生數(shù)據(jù)的位時(shí)鐘,，并對下變頻后的復(fù)數(shù)信號進(jìn)行采樣保持;差分解調(diào)器將復(fù)數(shù)信號的相對相位轉(zhuǎn)換成絕對相位輸出，并旋轉(zhuǎn)+45°,，以方便數(shù)據(jù)的判決恢復(fù);數(shù)據(jù)輸出處理器由I?Q支路判決電路(判決門限為“0”)和并-串轉(zhuǎn)換器組成,，它判決恢復(fù)出復(fù)數(shù)數(shù)據(jù)，并將其轉(zhuǎn)換成實(shí)數(shù)數(shù)據(jù)輸出;鑒頻器根據(jù)差分解調(diào)后復(fù)數(shù)信號的相位產(chǎn)生頻率誤差信號,，與環(huán)路濾波器共同組成AFC的反饋支路,。

　　為了測試系統(tǒng)性能，建立了傳輸信道的數(shù)學(xué)模型,。它模擬從發(fā)射到接收過程中所疊加的噪聲干擾和增加的時(shí)間延遲信號,，主要由常數(shù)單元?復(fù)數(shù)生成器?噪聲疊加器?復(fù)數(shù)→實(shí)部/虛部轉(zhuǎn)換器?累加器和延時(shí)單元組成。疊加的噪聲為高斯白噪聲型,，噪聲功率由用戶設(shè)定的S/N值確定,。傳輸信道的數(shù)學(xué)模型見圖3。

?

?

2 系統(tǒng)的浮點(diǎn)仿真

　　系統(tǒng)的數(shù)學(xué)模型構(gòu)造完成之后,，用Signal Flow Simulator(信號流仿真器)進(jìn)行浮點(diǎn)仿真,。為了減少運(yùn)算量，仿真只在中頻上進(jìn)行,，每次仿真10000個點(diǎn),。Signal Calculator(信號計(jì)算器)可對仿真結(jié)果進(jìn)行進(jìn)一步的分析，如看信號的眼圖?對信號進(jìn)行FFT運(yùn)算進(jìn)行一些數(shù)學(xué)運(yùn)算(如加?減?取log等),。這些有助于改進(jìn)系統(tǒng)的設(shè)計(jì),。仿真出的發(fā)射信號見圖4～圖7，圖4是在無噪聲情況下輸出的10.7MHz中頻信號(右為時(shí)域圖,，左為幅頻圖,，以下均同),，圖5是S/N=5dB時(shí)的中頻信號，圖6是S/N=-5dB時(shí)的中頻信號,，圖7是S/N=-15dB時(shí)的中頻信號,。

?

?

　　擴(kuò)頻系統(tǒng)的關(guān)鍵在于偽碼的捕獲和同步，該直擴(kuò)系統(tǒng)采用了數(shù)字匹配濾波器" title="數(shù)字匹配濾波器">數(shù)字匹配濾波器來實(shí)現(xiàn)偽碼的捕獲和同步,，當(dāng)兩者實(shí)現(xiàn)同步時(shí),，數(shù)字匹配濾波器會輸出一相關(guān)峰。噪聲和下變頻頻差是影響相關(guān)峰值大小的主要因素,。圖8～圖11是在無下變頻頻差的情況下,，輸入不同S/N值的信號時(shí)，數(shù)字匹配濾波器所輸出的相關(guān)峰圖,。

?

?

?

?

3?系統(tǒng)的性能分析

　　從仿真結(jié)果來看，數(shù)字匹配濾波器對擴(kuò)頻信號的載頻是一個窄帶濾波器,，只有輸入的信號為“零中頻”時(shí),，才能得到最大的相關(guān)峰值。如下變頻頻差不為0,，即載頻不為0時(shí),，數(shù)字匹配濾波器輸出的相關(guān)峰值會減小。頻差對相關(guān)峰值的影響見表1,。

?

?

　　另外,，噪聲和功率檢測門限的設(shè)定也是影響偽碼捕獲成功率的重要因素。在不同S/N值?不同下變頻頻差和不同檢測門限時(shí)作偽碼捕獲實(shí)驗(yàn),，得到了如表2所示的結(jié)果,。

?

?

　　表2中的檢測表示檢測概率，虛警表示虛警概率,，單位均為%,。門限1?門限2?門限3和門限4分別取為最大相關(guān)峰值1440(無噪聲?無下變頻頻差條件下)的2/3?1/2?1/3和1/4。從表2可以看出,，當(dāng)下變頻頻差不超過5kHz時(shí),，數(shù)字匹配濾波器能對S/N=0dB的擴(kuò)頻信號正確地進(jìn)行解擴(kuò)。

　　在考察系統(tǒng)整體性能的仿真實(shí)驗(yàn)(考慮突發(fā)工作模式,，未加AFC環(huán)路)中,，假設(shè)信道只存在高斯白噪聲，輸入信號S/N=0dB,，下變頻頻差為1.6kHz的情況下,，作10000個數(shù)據(jù)的傳輸實(shí)驗(yàn)，結(jié)果出現(xiàn)58個數(shù)據(jù)錯誤;而將下變頻頻差改為1kHz后,，再作相同實(shí)驗(yàn),，未出現(xiàn)數(shù)據(jù)錯誤。由此證明，在保持較小下變頻頻差的情況下,，即發(fā)射機(jī)?接收機(jī)具有較好的頻率準(zhǔn)確度和穩(wěn)定度時(shí),，該直擴(kuò)系統(tǒng)具有較強(qiáng)的抗干擾能力。

　　有關(guān)其硬件電路設(shè)計(jì)可參見2001年第1期的“電子技術(shù)應(yīng)用”,。

?

參考文獻(xiàn)

1 Links to Implementation Using HDS and Visual Architect.Cadence Inc,，1997

2 王秉鈞，孫學(xué)軍.現(xiàn)代通信系統(tǒng)原理.天津:天津大學(xué)出版社,，1991;12

3 Stanford STEL-2000A Data Sheet. Stanford Telecommunication Inc,，1994