摘要：介紹一種基于SOPC的基本信號產生器的設計技術,，以Altera公司EP1C6Q240C8為硬件核心，把軟核CPU嵌入到FPGA之中構成片上系統(tǒng)(SOPC),，并結合存儲電路,、高速DAC電路、LCD電路,、鍵盤電路、JTAG配置電路以及電源電路等進行了硬件電路的設計,，以此實現(xiàn)基本信號產生器,。闡述了各主要模塊設計方案，并給出軟硬件測試圖,。通過示波器觀察,，滿足了系統(tǒng)設計要求，達到預期目標,。
關鍵詞：FPGA,；SOPC；Nios II,；DDS,；基本信號產生器

    SOPC是以PLD取代ASIC，更加靈活,、高效的SOC解決方案,。SOPC的設計是通過以IP核為基礎、以硬件描述語言為主的設計手段,，并借助于以計算機為平臺的EDA工具進行的,。它代表一種新型的系統(tǒng)設計技術，也是一種軟硬件協(xié)同設計技術?？梢苑奖愕貙⒂布到y(tǒng)與常規(guī)軟件集成在單一可編程芯片中,。它可編程的靈活性和IP設計的重用性保證了產品的差異性，并縮短面市時間,，也無需庫存和一次性投片費用,，降低了投資風險。所以相對于ASIC具有獨特的優(yōu)勢,，與ASIC一起形成共存互補的局面,。

1 系統(tǒng)設計方案
    本系統(tǒng)采用以EP1C6Q240C8為核心的設計方案，如圖1所示,。

    方案利用了FPGA優(yōu)秀的集成特性,，把Nios IICPU模塊、DDS模塊,、4×4鍵盤掃描模塊等集成在FPGA上實現(xiàn),，外部只接少量的電源模塊、DAC模塊以及其他輸入輸出設備,。把傳統(tǒng)的完全基于硬件的大部分工作轉換成在PC機上通過軟件設計編程來實現(xiàn),，減小了系統(tǒng)設計的復雜性。
    工作原理如圖1所示,。外接4×4鍵盤根據1602液晶顯示,，通過FPGA的鍵盤掃描模塊向NiosⅡCPU發(fā)送鍵盤掃描碼，NiosII CPU根據接收到的掃描碼產生相應的信號數據以及控制信號,，并通過PIO傳送給FPGA中的DDS模塊,，之后DAC器件將DDS產生的8位信號數據進行數模轉換，從而產生任意頻率的方波,、三角波,、正弦波。

2 系統(tǒng)實現(xiàn)
    本系統(tǒng)實現(xiàn)主要分3個層次：電路板級設計,、FPGA硬件設計以及Nios II軟件程序設計,。
2．1 電路板級
    在電路板級設計中，采用Altera公司的EP1C6Q240C8作為設計核心,，如圖3所示,。由于FPGA配置數據掉電后會丟失，所以需要另外搭配一個配置芯片,。EPCS1是Altera的專用配置芯片,，專門用于存貯對FPGA的配置數據，以保證在FPGA掉電后還能夠保存配置信息,，再次上電時FPGA芯片會自動從EPCS1中讀取數據進行配置,。

    為了便于功能更新以及擴展,，在FPGA外加上Flash、SRAM和SDRAM作為FPGA的程序和數據存儲器的擴展,，地址線通過EXT_ADDR引出,，數據線通過EXT_DATA引出，增加電路的擴展性,。
    FPGA中DDS模塊的雙口RAM中輸出的數據為8位數字信號,，只有通過DAC轉換電路才能將數據轉換成相應的模擬信號。綜合分辨力,、轉換速度以及接口方式等要求,，本設計采用ADI公司的AD9708作為系統(tǒng)DAC器件。AD9708的數據線和時鐘線與FPGA的I／O腳連接,。AD9708的數字地和模擬地在片內是獨立的,，應通過外部引腳將其連接在一起。同樣,，模擬電源和數字電源在內部也是獨立的,，為了減少來自數字電源的噪聲，可在模擬電源輸入端串聯(lián)一個磁珠再與數字電源連在一起,。
2．2 FPGA硬件設計
    FPGA硬件設計是建立在電路板設計基礎上的對FPGA芯片功能的設計,，將一些可以在電路板上實現(xiàn)的功能在FPGA內部通過采用硬件描述語言或搭建模塊的方式來實現(xiàn)，減少了上層設計的工作量以及系統(tǒng)硬件的風險,。通常本層設計是通過通用計算機平臺上的可視化編程軟件實現(xiàn)的,，本設計采用Altera公司的Quartus II 8．1系列設計工具。
2．2．1 DDS模塊設計
    如圖4所示,，頻率控制字鎖存器保存頻率設置字M,。雙口RAM的寫地址、寫數據以及寫使能端口完成對RAM中1 024 Byte數據的更新,，N位累加器輸出結果的高10位作為雙口RAM的讀地址。在系統(tǒng)時鐘fclk的作用下累加器根據頻率控制字M輸出連續(xù)變化或跳躍變化的地址,，雙口RAM循環(huán)輸出相應地址單元中的8位數據,，此8位數據接到DAC輸入口。

    假設雙口RAM中存放一個周期的正弦信號數據,，那么此時DAC輸出的正弦信號的頻率fout=fclk×M／2N,，同理，當雙口RAM中存放的是方波或者三角波數據時,，DAC也會輸出相應頻率的信號,。
    模塊中32位頻率控制字鎖存器，是用VerilogHDL語言實現(xiàn)的,，并生成自定義模塊以供上層原理圖調用,。N位累加器和雙口RAM是利用Quar-tus II8．1中的MegaWizard Plug-IN manager定制實現(xiàn)。
2．2．2 定制Nios II CPU
    32位的Nios II軟核是該基本信號發(fā)生器的核心模塊，主要用于人機界面的控制,、鍵盤值的讀取以及控制DDS模塊輸出信號的頻率和樣式,。
    如圖1所示，CPU與外圍設備之間要添加相應的外圍接口,，通過Avalon總線與相關部件相連,，通過Avalon的讀寫時序對各個設備進行操作。在SOPCBuilder中可以提供眾多IP核,，通過定制即可完成相應系統(tǒng)的設計,。
    在軟核定制過程中，I／O接口設計充分體現(xiàn)了軟核設計的可裁減優(yōu)勢,，根據系統(tǒng)設計的要求,，任意改變IO口的個數和類型，使用方便,。根據本設計功能的要求,，確定IO口如表1所示。

    為了使該基本信號產生器系統(tǒng)更加簡化,，沒有擴展Flash存儲器以及SRAM存儲器,，而采用EPCS1和FPGA內的RAM來代替。EP1C6Q240C8的RAM容量為92 160 bit,，在配置時分配空間的大小因程序的大小而定,，做到資源的充分合理應用。根據以上分析需要加入的組件有：NiosII CPU Core(CPU核),、片上存儲器以及PIO,。配置完成后將會生成如圖5所示定制的CPU配置表。點擊Generate生成模塊,，其模塊如圖6所示,。

2．3 Nios II軟件程序設計
    在系統(tǒng)軟件設計階段，采用的開發(fā)工具是Nios IIIDE,，它是Nios II系列嵌入式處理器的基本軟件開發(fā)工具,。所有軟件開發(fā)任務都可以在Nios II IDE下完成，包括編輯,、編譯,、調試和下載。
    本程序實現(xiàn)的主要過程是：系統(tǒng)接收鍵盤掃描模塊發(fā)來的5位掃描碼,，判斷鍵盤是否按下以及按下的鍵,，根據按鍵的不同進入不同的子程序以實現(xiàn)LCD顯示、頻率控制字的寫入,、信號數據的生成以及將其寫入雙口RAM,。
    主程序流程如圖7所示,。

3 軟硬件測試
    (1)在RAM中加入方波、三角波以及正弦波數據,，并設定頻率控制字為0x003fffff,。采用Quartus II8．1的嵌入式邏輯分析儀。Signal-TapII Logic Analyzer觀看雙口RAM輸出q[7．．0],，截圖如圖8所示,。

    (2)通過AS下載接口將硬件編程文件下載到EPCS1中，采用NiosⅡIDE通過JTAG接口運行軟件程序,。通過鍵盤設置正弦波,、方波以及三角波及其頻率值輸出，并且在1602液晶上顯示相應的提示信息,，如圖11所示,。

4 結束語
    采用人機界面交互方式進行信號選擇、頻率設置等,，Nios II CPU通過判斷鍵盤輸入在LCD上給出相應的顯示,，提示用戶選擇相應的按鍵，輸入完畢后,，CPU將產生的信號數據和頻率控制字傳送給雙口RAM和頻率控制字鎖存器,，最后在DAC輸出端輸出相應模擬信號。通過示波器觀察所產生的正弦波,、方波以及三角波,，達到了預期的目標，滿足了系統(tǒng)設計要求,。