SpringSoft今天發(fā)表ProtoLink™ Probe Visualizer，這款產(chǎn)品能夠大幅提升設(shè)計能見度，同時簡化FPGA 原型板的偵錯工作,。新推出的Probe Visualizer 采用創(chuàng)新的專利互連技術(shù)與軟件自動增強(qiáng)功能,，搭配領(lǐng)先業(yè)界的Verdi™ HDL 偵錯平臺，不僅能夠縮短預(yù)制或定制設(shè)計原型板的驗證時間，還能夠提高FPGA 原型板的投資回報率而將其運用在系統(tǒng)芯片(SoC)設(shè)計的早期檢驗階段。
    由于原型板的速度快與成本低廉，已被廣泛運用來驗證關(guān)鍵設(shè)計模塊或整套系統(tǒng)是否正確運作,。然而，原型板向來設(shè)置不易,，且缺乏信號能見度,，因此在研發(fā)過程中，F(xiàn)PGA板配置工作經(jīng)常延誤,，或局限于使用在開發(fā)階段的后期,。SpringSoft的Probe Visualizer 能夠探測眾多信號并儲存大量頻率周期(cycles) ，且能通過迅速的探針ECO (probe ECO) 流程,，輕松地新增/改變信號,，同時運用SpringSoft的Verdi™ 自動化偵錯系統(tǒng)，加速RTL級的設(shè)計偵錯操作,，解決了上述窘境,。
    SpringSoft看好原型驗證市場，即日推出Probe Visualizer：這款產(chǎn)品不僅是SpringSoft屢獲肯定的驗證加強(qiáng)產(chǎn)品系列的生力軍，也是SpringSoft「加速復(fù)雜SoC 設(shè)計功能收斂」使命的重大里程碑,。
    SpringSoft驗證技術(shù)與產(chǎn)品事業(yè)群副總經(jīng)理許有進(jìn)博士表示：「隨著FPGA 的容量與效能益趨龐大且出色,，越來越多的企業(yè)轉(zhuǎn)用FPGA 原型方法進(jìn)行系統(tǒng)層驗證工作。然而,，設(shè)計復(fù)雜性與偵錯能力仍是妨礙原型配置的關(guān)鍵因素,。Probe Visualizer 減輕原型研發(fā)人員與SoC 團(tuán)隊沉重的驗證負(fù)擔(dān)。這款產(chǎn)品使用以軟件為基礎(chǔ)的直覺式方法,，達(dá)到高水平的設(shè)計能見度；從早期RTL 設(shè)計時間到最后的設(shè)計實現(xiàn)階段,，協(xié)助您更輕松地進(jìn)行原型板偵錯工作,。」
    工業(yè)技術(shù)研究院資通所吳文慶組長表示：「考慮到多核處理器SoC 設(shè)計的復(fù)雜性,，由于設(shè)計能見度不佳,、偵錯周期冗長且需要不斷地重復(fù)工作才能夠變更探測信號(probe)，成本所費不貲,，因此采用傳統(tǒng)FPGA 原型板偵錯流程是不符實際的作法,。SpringSoft的ProtoLink Probe 讓我們能夠運用更靈活的FPGA 驗證方法，并且在原型板上使用Verdi 調(diào)試程序,。初步成果讓我們信心大增,，期待能夠?qū)⑦@種實時能見度以及更迅速的偵錯優(yōu)勢，運用在更多系統(tǒng)原型上,?！?br /> 能見度更高、偵錯更迅速
    Probe Visualizer 協(xié)助用戶增加探測信號的數(shù)量,，從數(shù)十個增加至數(shù)千個,，能儲存探測信號數(shù)據(jù)長達(dá)數(shù)百萬的頻率周期，并且只需幾分鐘時間即可新增或變更探測信號,，不需要重復(fù)進(jìn)行冗長的設(shè)置流程,。您也可依據(jù)需求配置SpringSoft的Siloti™ 能見度自動增強(qiáng)系統(tǒng)，決定需要觀測的最小信號組數(shù)量,，達(dá)到最佳的設(shè)計能見度,。探測信號數(shù)據(jù)會儲存并上傳至SpringSoft的Fast Signal Database (FSDB) 中，供偵錯工作使用,。
    Probe Visualizer 與SpringSoftVerdi HDL 偵錯平臺密切整合,，只需一次設(shè)計編譯操作，即可使用Verdi 系統(tǒng)的進(jìn)階具體化與自動追蹤功能,。工程師可以跨多個FPGA 檢視波形,，進(jìn)而分析設(shè)計行為，并且在他們最熟悉的RTL 代碼環(huán)境中找出錯誤的原因,；與傳統(tǒng)方法相比較,，偵錯時間大幅縮短一半,。在需要時，只要由Verdi 環(huán)境將額外的探測信號(probed signal) 拖曳至Probe Visualizer 即可快速看到結(jié)果,。由于可使用Probe Visualizer 通過整合式版本管理(revision management) 系統(tǒng)來追蹤探測ECO,，因此在偵錯過程中，也能夠依照需求迅速追溯至特定的版本,。
功能齊備,，操作便捷
    Probe Visualizer 可在一般工程工作站上執(zhí)行，其中整合了軟件,、硬件以及特定IP,，來執(zhí)行FPGA 設(shè)置操作、探測信號調(diào)校與接口工作,。軟件能夠?qū)㈩A(yù)先分塊（partition）的FPGA 設(shè)置流程自動化,，并且在每一個FPGA 內(nèi)植入小型soft IP 區(qū)塊，以萃取預(yù)先選定的探測信號,。而硬件接口套件提供一切工作所需,，將執(zhí)行Probe Visualizer  軟件的工作站鏈接至原型板。其中包括定制的ProtoLink 適配卡,，可連結(jié)至FPGA 原型板上常見的J 連接器(J-connector) 或Mictor 連接器,；以及將適配卡鏈接至工作站的高速光纖信道。適配卡具備內(nèi)建探測信號內(nèi)存(Probe Memory),，可儲存所有探測數(shù)據(jù),，絕不占用FPGA 資源。
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