《電子技術應用》
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高性能可重構流水線ADC的設計與仿真
來源：電子技術應用2013年第4期
陳振宇,，王立志,，任曉岳
空軍工程大學 理學院，陜西 西安710051
摘要： 提出了一種14 bit,、100 MS/s可重構流水線ADC的設計方案,，在采樣/保持電路,、柵壓自舉開關、折疊式共源共柵運算放大器,、可重構控制器等關鍵電路上均有明顯改進,，降低了非理想因素對系統(tǒng)的影響,，保證了所設計的流水線ADC的指標實現(xiàn)，并對關鍵模塊電路和ADC系統(tǒng)進行了仿真驗證,。
中圖分類號： TN492
文獻標識碼： A
文章編號： 0258-7998(2013)04-0039-03
Design and simulation of high-performance and reconfigurable pipelined ADC
Chen Zhenyu,，Wang Lizhi，Ren Xiaoyue
School of Science,，Air Force Engineering University,，Xi′an 710051，China
Abstract： A reconfigurable 14 bit and 100 MS/s pipelined ADC is proposed in this paper. To reduce the influence of non-ideal factors and achieve the design objectives,，this paper has improved obviously on the design of some key units including sampling-and-hold circuit,，bootstrapped switch，folded cascade amplifier and reconfigurable controller. The paper also discusses the simulation of the key units and the system.
Key words : communication protocols,；reconfigurable pipelined ADC,；bootstrapped switch；non-ideal factors,；simulation

    隨著電子技術的發(fā)展,，當前先進的數(shù)字通信設備系統(tǒng)對高速度、高分辨率ADC的需求不斷增加[1],。數(shù)字通信協(xié)議也在快速發(fā)展,，這些通信協(xié)議所需要模/數(shù)轉(zhuǎn)換器的性能指標是不一樣的[2]，所以多種不同的協(xié)議標準的共存無法避免,。為實現(xiàn)不同通信標準的融合,，一個重要的發(fā)展趨勢是通信系統(tǒng)將能提供多種服務的集成，即對不同通信協(xié)議標準的兼容,。在實現(xiàn)功能多樣化的同時,，盡可能減小功耗和成本，最大限度地利用現(xiàn)有的軟硬件資源,。

    針對上述情況,，本文設計了一個14 bit、100 MS/s的流水線ADC,，并且根據(jù)ADC系統(tǒng)逐級縮減的設計原則,，設計了可重構配置電路，能通過關斷子級電路控制流水線ADC在8 bit,、10 bit,、12 bit、14 bit的不同模式下工作,，以適應不同的應用領域,，更有效地減小功耗。
1 流水線ADC系統(tǒng)設計
    現(xiàn)在的流水線ADC大多采用帶冗余位結構,，1.5 bit/級和2.5 bit/級結構都被廣泛采用,。根據(jù)參考文獻[3]提出的分析方法,，考慮流水線ADC的可重構特性，并從優(yōu)化整體功耗和性能的角度出發(fā),，選定了2.5 bit/級的ADC結構,，末級采用2 bit的Flash ADC，系統(tǒng)結構如圖1所示,。

    如圖所示,， ADC系統(tǒng)主要包括一個可重構控制器、前置采樣/保持電路,、3級可控的2.5 bit/級的流水線子級模塊,、冗余位數(shù)字校正和延時對齊電路?？芍貥嬁刂破鞲鶕?jù)系統(tǒng)控制信號CON產(chǎn)生不同的狀態(tài)信號控制關斷子級電路,，改變ADC的工作模式，可以實現(xiàn)分辨率位數(shù)分別為8 bit,、10 bit,、12 bit、14 bit的動態(tài)可變,。各相應未參與貢獻分辨率的流水線級可進行關斷不工作,，以節(jié)省功耗。另外,，考慮電容失配的影響,，根據(jù)參考文獻[4]中的介紹，首級采樣電容匹配精度的下限值要求為：
    
2.2 運算放大器
    根據(jù)設計要求,，本文采用了全差分增益增強型折疊式共源共柵運算放大器[7],，如圖4所示。
    增益提高的原理：通過負反饋環(huán)路來決定M2管子漏電壓的大小,，負反饋驅(qū)動直到M2和M1之間電平與

   
    整個可重構流水線ADC的工作原理為：系統(tǒng)將重構控制信號CON送給可重構控制器,，控制器內(nèi)部的譯碼器對可重構控制信號進行譯碼，而譯碼器的輸出D3,、D2,、D1、D0決定了可重構ADC的工作模式,。D3,、D2、D1,、D0共有0001、0010,、0100,、1000 4種狀態(tài),，通過邏輯狀態(tài)配置來控制Vin(前置采樣/保持的輸出)的輸出路徑C7、C5,、C3,、C1，分別對應控制ADC不同工作模式8 bit,、10 bit,、12 bit、14 bit,，并且,，通過信號C2、C4,、C6把沒有用到的流水線前端子級關斷,，以節(jié)省功耗。
3 系統(tǒng)性能仿真
    本文用Matlab的Simulink仿真工具對整體ADC電路進行系統(tǒng)級仿真[8],。在仿真中,，充分考慮流水線ADC的各個非理想效應，流水線ADC的輸入是頻率為10 MHz的正弦信號,，采樣頻率為100 MHz,，采樣點數(shù)為4 096。為了更好地分析流水線ADC的整體性能,，根據(jù)系統(tǒng)縮減方案,，在仿真中設定級電路電容失配依次為0.03%、0.04%,、0.06%,、0.08%、0.12%,、0.18%,，級間增益誤差和比較器失調(diào)誤差都設為0.5%。其不同工作模式下的仿真如圖7所示,。

    由結果可知,，對于較低分辨率下的模式(如8 bit和10 bit時)，流水線ADC的仿真性能能很好地達到要求,。但對于較高分辨率(如對于14 bit模式),，有效位數(shù)ENOB在12 bit標準(有效位數(shù)ENOB是在ADC器件信噪比基礎上計算出來的，其反應了信噪比的好壞),。而對于越高分辨的ADC,，系統(tǒng)的影響因素(如失調(diào)、失配影響)會越來越嚴重?？傊?，仿真數(shù)據(jù)說明本設計的可重構流水線ADC基本滿足設計指標。
    利用Cadence中計算器里的AVERAGE對電源處的電流波形進行計算,，最終可以得到各模塊的功耗,。對各模式下的功耗比例進行計算，可以得到表3所示結果,。

    本文設計的改進型可重構ADC在低精度工作模式下的功耗相比精度固定的ADC能降低約50%,。總體來看,，根據(jù)不同的條件進行不同的重構配置,，在不同模式下的功耗降低非常明顯。
    本文對可重構流水線ADC結構電路進行了設計,，采用高速前置采樣/保持電路,、寬帶高增益折疊式共源共柵運算放大器、可重構控制器等關鍵電路,，在性能上均有明顯增強,。并仿真驗證了該ADC在各種工作模式下都可以達到良好的性能，滿足多標準數(shù)字通信終端的多模式工作的應用要求,。下一步還需對速度可重構進行研究,，以更有效地進行重構降低功耗。
參考文獻
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