在一些特定的應(yīng)用場景下,，需要支持單板內(nèi)多芯片串行收發(fā)器糾偏,。要求各接收/發(fā)送機(jī)輸入/出的數(shù)據(jù)相位差很小,，比如250pS,。為了達(dá)到該技術(shù)指標(biāo)要求，必須使用多通道相位對齊技術(shù),、輸入輸出FIFO旁路技術(shù),。通常的相位對齊技術(shù)由于引入了Delay_Aligner,，會帶來2～4nS的相位不確定,，不能滿足系統(tǒng)指標(biāo)要求。

    這里介紹一種利用MMCM實現(xiàn)多芯片相位對齊的串行收發(fā)器糾偏方法：

   1） 利用圖1所示電路實現(xiàn)多芯片間的全局時鐘相位對齊,。該電路通過單板上的low Skew時鐘分配器分發(fā)同相位時鐘到多個相同的芯片的相同全局時鐘管腳上,，再由MMCM實現(xiàn)零延遲BUFG電路，實現(xiàn)到每個GT的USRCLK/2的延遲差最小,，達(dá)到全板GT的USRCLK/2同相位的目的,。

圖1. 時鐘架構(gòu)圖

    2） 利用7系Tranceiver的Phase_Aligner實現(xiàn)TX/RXBUFFER Bypass。

7系列GT（GTX,GTH,GTP）支持TXBUFFER/RXBUFFER Bypass功能,，該功能將Tranceiver內(nèi)部的XCLK的相位調(diào)整到與TXUSRCLK或RXUSRCLK同相（誤差小于1UI）,。這樣，由于整個單板的所有通道的TXUSRCLK和RXUSRCLK同相位（由時鐘架構(gòu)保證,。即使有誤差,，也可以重復(fù)并在設(shè)計中校準(zhǔn)）。具體Phase_Aligner控制時序見圖2.

圖2. 全局時鐘作為TXUSRCLK/RXUSRCLK的Phase_Aligner控制時序圖

    應(yīng)用案例：某公司需要一個2048通道,，且延遲差在250pS內(nèi)的解決方案,。系統(tǒng)分解到8塊單板實現(xiàn)，每塊單板支持128通道,。通過背板設(shè)計,，可以保證到達(dá)每塊單板的100MHz高質(zhì)量時鐘的相位是同相的。這樣,，只要單板內(nèi)的各通道延遲差能控制在200pS內(nèi),，就可以實現(xiàn)該要求。XILINX采用上述解決方案,，實現(xiàn)了該需求,，且在實際的系統(tǒng)中滿足了系統(tǒng)要求。