隨著我國航天技術(shù)的發(fā)展，用于搭載小衛(wèi)星的火箭機動式發(fā)射和導彈發(fā)射對于測試系統(tǒng)的快速反應能力提出了越來越高的要求,，快速測試成為了航天試驗的一個新課題[1],。快速測試要求縮短射前測試周期,，提高測試效率和測試數(shù)據(jù)的可靠性,，降低故障發(fā)生率，這就對地面測試設(shè)備的維修保障,、校準測試等工作提出了新的要求,。
    運載火箭發(fā)射前需要通過地面測試設(shè)備對其進行綜合測試,，地面測試設(shè)備的準確性對于運載火箭發(fā)射任務起著重要作用,。采用傳統(tǒng)的方法進行地面測試設(shè)備的校準已經(jīng)無法滿足快速測試體系結(jié)構(gòu)的需求。由于運載火箭結(jié)構(gòu)復雜,、箭上設(shè)備和儀器多,，因此用于運載火箭地面測試任務的地面測試設(shè)備的測試項目也較多，配套的地面測試設(shè)備種類多,、數(shù)量大,，并且不同型號的運載火箭又對應不同配套的地面測試設(shè)備。傳統(tǒng)的校準測試方法存在校準儀器設(shè)備數(shù)量大,、類型多,、校準方法復雜、通用性差,、可同時測試的通道數(shù)少,、校準效率低、工作量大導致的人為誤差大,、數(shù)據(jù)不可靠等缺點,，這些因素增加了運載火箭的校準測試周期，對運載火箭測試任務的測試效率產(chǎn)生不利影響,。因此,，設(shè)計一種較準方法簡單、通道路數(shù)多,、通用性好,、性能穩(wěn)定可靠的校準裝置,，對快速測試體系結(jié)構(gòu)具有重要意義。
1 設(shè)計框架和結(jié)構(gòu)
1.1 框架設(shè)計
    為滿足測試地面測試設(shè)備數(shù)字通道測試需求,，檢定各數(shù)字通道以及各個通道數(shù)據(jù)采集的相互關(guān)系,，本文以地面測試設(shè)備的數(shù)字時序為研究對象，設(shè)計校準裝置單板以10 ms為間隔排隊輸出周期性脈沖信號,，采用該信號控制負載電路,，結(jié)合外接電源輸出不同電壓等級的脈沖信號，可同時測試地面測試設(shè)備的多個數(shù)字通道以及各個通道之間的信號采集情況,，同時信號幅值能滿足不同運載火箭配套地面測試設(shè)備電壓等級需求,。
    校準裝置采用PXI總線技術(shù)，通過可編程FPGA和硬件描述語言Verilog實現(xiàn)邏輯設(shè)計,。64個I/O管腳輸出64路以10 ms為間隔排隊觸發(fā)周期性脈沖信號,，經(jīng)過集成驅(qū)動電路ULN2803放大，輸出接口采用100 pin的SCSI-100通用接口,，集電極開路驅(qū)動負載負極,，采用外接電源控制可實現(xiàn)輸出時序信號的幅值為10 V~40 V。
    設(shè)計框圖如圖1所示,，F(xiàn)PGA芯片采用Altera公司Cyclone III系列的EP3C10E144C8N芯片,，低壓差電壓調(diào)節(jié)器采用LM1117系列芯片，可實現(xiàn)5 V電壓到1.2 V和2.5 V的電壓轉(zhuǎn)換,。FPGA配置方式采用AS和JTAG同時配置的方式,，EPROM采用Altera公司的EPCS4I8N芯片。FPGA輸出電流僅有4 mA,，無法驅(qū)動負載電路,，而八達林頓晶體管ULN2803具有8通道的驅(qū)動能力，可滿足驅(qū)動電路驅(qū)動放大需求[2],。

1.2 FPGA功能模塊設(shè)計
    FPGA選用Altera公司Cyclone系列的型號為EP3C-10E144C8N的芯片,。通過Quartus 9.0軟件平臺完成FPGA內(nèi)部邏輯設(shè)計，實現(xiàn)64路脈沖信號排隊輸出,。狀態(tài)轉(zhuǎn)換圖如圖2所示,。

    采用狀態(tài)機設(shè)計方法，將整個時序邏輯劃分為S0~S45個狀態(tài),，RS為RESET信號,，低電平有效；T0~T4為5個觸發(fā)信號,，高電平觸發(fā),；CLK1為排隊計時信號，用于控制排隊間隔。64路信號存在如下狀態(tài)：各通道初始狀態(tài)S0,；初始態(tài)到信號觸發(fā)的過渡狀態(tài)和全部通道輸出低電平狀態(tài),，過渡狀態(tài)和全部通道輸出低電平狀態(tài)各通道輸出信號一致，故可視為一個狀態(tài)S1,；各通道排隊輸出高電平狀態(tài)S2,；全部通道輸出高電平狀態(tài)S3；各通道排隊輸出低電平狀態(tài)S4,。狀態(tài)邏輯關(guān)系表如表1所示,。
2 系統(tǒng)仿真實現(xiàn)及結(jié)果檢定
2.1 FPGA軟件仿真
    FPGA的開發(fā)選用硬件描述語言Verilog，開發(fā)平臺選擇Quartus 9.0軟件,，該軟件集成了Altera的FPGPA開發(fā)流程所涉及的所有工具和第三方軟件接口,；仿真工具采用ModelSim，該軟件是業(yè)界最通用仿真器之一,，具有功能強大,、調(diào)試手段多、仿真精度高,、速度快等特點[3-4],。
    仿真時序圖如圖3、圖4所示,，通過時序圖觀察可知,，校準裝置核心器件FPGA實現(xiàn)了64路脈沖信號以10 ms間隔排隊輸出的功能。圖中CLK為8 MHz時鐘信號,，周期為125 ps,；CLK1是經(jīng)分頻產(chǎn)生的周期為10 ms的脈沖信號,，用于觸發(fā)各排隊通道,，控制排隊間隔；RESET信號在t=1 s時變?yōu)榈碗娖?，F(xiàn)PGA執(zhí)行復位操作,，RESET持續(xù)1 s后恢復高電平觸發(fā)脈沖信號開始發(fā)生；T1,、T2,、T3、T4是內(nèi)部邏輯狀態(tài)觸發(fā)信號,。由仿真圖可知,，F(xiàn)PGA能按要求產(chǎn)生以10 ms為排隊間隔的周期脈沖信號，脈沖信號的周期為1 s,。

2.2 硬件實現(xiàn)
    由于用于航天測試的各類設(shè)備均要通過電磁兼容（EMC）認證測試,，而采用傳統(tǒng)方法生產(chǎn)出樣品后進行認證測試，存在成本高、故障定位困難等問題,。因此,，研發(fā)初期將EMC方面的問題定位并解決，對提高產(chǎn)品質(zhì)量,、降低研發(fā)成本是十分必要的[5],。校準裝置結(jié)合EMC設(shè)計原則，從原理圖設(shè)計開始,，對電源,、時鐘外圍電路設(shè)計濾波器濾，PCB布線時,，對電源線,、地線、信號線的布線位置,、寬度和間距以及過孔寬度和元件位置等進行調(diào)整[6-7],，結(jié)合其他設(shè)計準則進行PCB電路圖設(shè)計，得到的校準裝置具有較弱的電磁干擾和較強的電磁抗擾度,。
2.3 結(jié)果檢定
    校準裝置的時鐘晶振標稱頻率為8 MHz,，頻率精度等級為5×10-8，屬于高精度時鐘源,。采用通用精度等級較高的E312A通用計數(shù)器對校準裝置的各個通道輸出進行結(jié)果檢定,，隨機選取6個通道進行測量，測得其輸出信號周期如表2所示,。

    由上表可知,，輸出脈沖信號的周期理論值為1 s，測得周期的最大絕對誤差為0.1×10-6 s,。由此可知,，校準裝置可發(fā)出高精度的周期脈沖信號。采用雙通道控制門控雙穩(wěn)的啟動和停止來進行測量的方法,，一個通道用于啟動門控雙穩(wěn),，另一個通道用于控制雙穩(wěn)復原，啟動通道采用正斜率觸發(fā),，停止通道采用負斜率觸發(fā),，對校準裝置隨機選擇兩個通道進行測量，測得結(jié)果如表3所示,。排隊間隔理論值為10 ms,，測得最大絕對誤差為10-5 s，由此可知,，脈沖信號排隊時間間隔具有較高的精度,。
    通過軟件仿真和對輸出結(jié)果的檢定,，得出脈沖校準裝置輸出信號的周期和排隊時間間隔具有精度高的特點，由通用接口總線可實現(xiàn)單板的64路信號輸出,，輸出信號的幅值可通過外接電源控制,，滿足地面測試設(shè)備不同電壓等級脈沖信號的測試需求。利用該裝置可實現(xiàn)不同型號運載火箭的不同類型地面測試設(shè)備校準需求,，實現(xiàn)“即插即測”,，具有測試速度快、測試方法簡單,、通用性強的特點,，增加了測試數(shù)據(jù)的可靠性，縮短了校準測試周期,，對后續(xù)測試任務的順利進行以及構(gòu)建快速測試體系結(jié)構(gòu)具有重要意義,。
參考文獻
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