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高速FPGA的PCB設計指導-----線路設計

2015-04-23

線路設計是電路板設計中的一個關鍵因素,。本章提供通用的線路設計指導以及包括StratixTMGX開發(fā)板示例在內(nèi)的設計示例,。

對于特定的Altera器件的線路設計信息,,請登陸www.altera.com并參考特定器件的設計指導。

1.1 設計指導

差分對的阻抗由下面所列阻抗確定:

l 每條接地線的阻抗

l 由于兩條線的耦合產(chǎn)生的阻抗,,感性的和容性的,。

差分對應選擇緊耦合方式布線。寬線可以減小金屬內(nèi)的電阻損耗,,因此應使用設計允許的最大線寬,。差分對邊緣到邊緣之間的距離至少應是線寬的3倍(3W),這樣可以降低串擾,。為獲得最好的效果,,該設計應該使用2D電磁場解算器(field solver)來驗證,并且應該對場進行分析,。Altera應用通過仿真來提供幫助,。

1.1.1 設計示例1

設計示例1的配置為一條均勻的帶狀線,參考平面,,信號和另一個參考平面,。圖28為兩個取樣差分信號對,它們的RLGC參數(shù)利用2D電磁場解算器(field solver)來提取,。這兩個差分對并行傳輸,,間距為3W。

圖片72.png

圖28 兩個差分對并行傳輸

該例中線路的量綱見表1所列,。

捕獲.PNG

進行模擬時使用的RLGC參數(shù)如下:

l + Lo = 3.56013914223368e-007 5.36184274667006e-009 3.563779234163063e-007

l + Co = 1.339953702128462e-010 -2.02513540100207e-012 1.339283788059507e-010

l + Ro = 7.71501953506781 0.07953628386667984 7.71501953506804

l + Rs = 0.001551635604701119 1.982986965540932e-005 0.001501872172761996

l + Gd = 1.266487562542408e-011 -1.886481164851002e-013 1.264473093423482e-011

此處:

Lo為特征電感

Co為特征電容

Ro為特征電阻

RS為趨膚效應的電阻

Gd為分流電導

下面,,我們使用趨膚效應的電阻和電感圖來驗證變量W。

圖29所示的趨膚電阻圖顯示了兩個差分對的對稱曲線,,每條線的阻抗以同等程度增加,。圖29的電感圖顯示電感值在GHz區(qū)域變?yōu)樗剑瑥亩炞C了W模型,。

圖片71.png

圖29 趨膚電阻和電感

圖30顯示了以3.125Gbps傳輸?shù)?V差分信號以及在較近和較遠線路上的差分信號的串擾,。

圖片70.png

圖30 設計示例1的串擾分析

在該設計中,串擾相當?shù)?。這兩個差分對之間的距離(如果保持在4W內(nèi))也對性能的提高有所幫助,。在一條線路上的串擾比在另一條上高得多,,這就是為什么緊耦合配置的性能會更好。串擾是共模信號,。在該例中,,線路是松耦合。

1.1.2 設計示例2

該設計示例的配置為Altera的Stratix GX開發(fā)板,,參考平面,,分析信號層,另一個信號層,,以及另一個參考平面,。在該例中,兩個間距為4W的差分對并行傳輸,。圖31為兩個取樣差分對,。

圖片69.png

圖31兩個并行傳輸?shù)牟罘謱?/strong>

該例中線路的量綱見表2所列。

捕獲.PNG

進行模擬時使用的RLGC參數(shù)如下:

l + Lo = 3.409401825607018e-007 5.501449141453253e-009 3.411299966934827e-007

l + Co = 1.402335722941969e-010 -2.269774507704326e-012 1.402148942746481e-010

l + Ro = 7.715019535067469 0.0795362838666642 7.715019535068349

l + Rs = 0.001607898658567327 2.580280598723906e-005 0.001558791954817931

l + Gd = 1.327358599905988e-011 -2.15902867236468e-013 1.329113742424896e-011

此處:

Lo為特征電感

Co為特征電容

Ro為特征電阻

RS為趨膚效應的電阻

Gd為分流電導

圖32的趨膚電阻圖顯示了兩個差分對的對稱曲線,,該圖表明阻抗線性增加,。電感圖顯示電感值在GHz區(qū)域變?yōu)樗健?/p>

圖片68.png 

圖32 趨膚電阻和電感圖

圖33為以3.125Gbps傳輸?shù)?.0V差分信號,以及在較近和較遠線路上的差分信號的串擾,。

圖片67.png

圖33設計示例2的串擾分析

圖33為原始的1.0V差分信號以及離該差分對較近和較遠線路上的串擾,。串擾非常小(在微伏范圍內(nèi)),。應該保持差分對的間距為4W,,這樣耦合量才非常小。但在設計示例1中,,保持差分對的間距為3W時也非常有效,。

1.2 配置選項

在電路板上采用帶狀線配置與采用微帶線配置相比,高速信號應用的性能會更好,。帶狀線電路板配置提供更好的電路板輻射保護,。在設計時可以使用不同類型的差分帶狀線配置(例如,寬邊耦合或邊緣耦合)

采用帶狀線電路板配置時,,你可以采用多種配置來組織電路板層,。例如,你可以使用以下配置:

l 寬邊耦合:參考平面,,信號層,另一個信號層,,以及后面的另一個參考平面,。

l 邊緣耦合:參考平面,信號層,,以及另一個參考平面

你可以利用提取的RLGC參數(shù)進行模擬來比較這兩種配置的性能,。

3.125Gbps信號通過這兩種配置進行傳輸。圖34表明損耗相同。變量W擴大到9英寸,,因而每條線9英寸長,。圖34顯示了這兩種配置在傳輸線之后的信號。

圖片66.png

圖34配置選項A和B的損耗

1.2.1 相移最小化

為了避免相移,,應確保差分對的兩條線等長,。如果在這兩條線之間存在相移并且如果這兩條線是松耦合,則線路可以按圖35所示設計,。為了控制線路長度,,這兩條線一起分開,一起回來,。由于它們是松耦合的,,阻抗只稍微受點影響。

圖片65.png

圖35 蛇行線上的45°轉(zhuǎn)向

在使用蛇行線時,,應使用45°走線(見圖35),。圖36為另一個使用蛇行線的例子,但在使用圖36中的設計時,,需確保相鄰線之間沒有耦合,。將蛇行線用于高速應用時,在任意點處都應避免平行走線,。見圖35中的示例,。

圖片64.png

圖36 蛇行線示例

圖37為緊耦合差分對的相移控制。由于線路是緊耦合的,,當線路分開然后回來時阻抗發(fā)生了變化,。在緊耦合差分對中,相移匹配管腳電平端實現(xiàn),。

圖片63.png

圖37 緊耦合差分對中的偏移控制

在相鄰信號層上設計線路時,,這些線路不應該相互交叉,除非它們幾乎是垂直的,。相鄰信號層上的平行線將在線路間產(chǎn)生耦合,。

1.2.2 高速信號的參考平面

與高速信號(200MHz或更高)相關的線路應該與地平面而不是電源平面參考。不管設計中內(nèi)置的去耦合到何種程度,,電源平面的噪音始終比地平面更多,。參考電源平面會在高速信號上引入噪音。

高速信號的線路設計示例使用Stratix GX開發(fā)板,。圖38為電路板層分布,。信號從層1(即微帶線)開始,傳輸大約0.5英寸然后通過一個導通孔下到層13,。在層13,,信號又傳輸1.5英寸然后通過另一個導通孔返回到頂層,,到SMA連接器。

圖片62.png 

圖38 Stratix GX電路板層配置

圖39為傳輸路徑的TDR,。由過孔引入的容性不連續(xù)為0.7pF,。由SMA連接器引入的容性不連續(xù)為1.196pF。帶狀線設計為50Ω單端,,但在生產(chǎn)過程中,,產(chǎn)生了一些誤差。電路板上的阻抗上升到56Ω,。阻抗的不連續(xù)引起了反射,。圖39顯示了:

l 差分對中其中一條線的TDR

l 差分對采用松耦合

l 兩條線間幾乎沒有耦合

l 導通孔

l 93mil厚的電路板

l 1/2oz厚和5mil寬的信號,間距為15mil

l 電介質(zhì)為FR4(εr=4.25)

圖片61.png

圖39 傳輸路徑的TDR

3.125Gbps(Stratix GX高速I/O)信號通過圖39中的線路發(fā)送,。振幅設置為1,000mV(VOD),。圖40為從采樣示波器上獲得的合成信號。合成信號呈現(xiàn)矩形,,上升時間非常陡,,反射也非常小。但如果56Ω電阻下降到50Ω,,信號看起來會更好,。

圖片60.png

圖40 眼圖,3.125Gbps,,VOD=1,000mV

圖41為振幅增加到最大的相同信號(即,,VOD=1,600mV,預增強沒有使能),。

圖片59.png

圖41 眼圖,,3.125Gbps,VOD=1,600mV

在設計線路時,,應盡量減少傳輸線上元件的數(shù)量,。如果這些元件是必需的,則選擇會引起最少的不連續(xù)量的元件,。

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