摘  要： 采用SMIC 0.18 ?滋m CMOS工藝,，設(shè)計了高速收發(fā)器中雙模1∶8/1∶10解復(fù)用電路,。解復(fù)用電路采用半速率結(jié)構(gòu)，基于電流模式邏輯完成對2.5 Gb/s差分?jǐn)?shù)據(jù)1∶2解復(fù)用電路,；基于交替反相的鎖存器和反饋邏輯完成雙模4/5時鐘分頻和占空比調(diào)節(jié),；通過適當(dāng)?shù)南辔豢刂茖崿F(xiàn)了由相位控制鏈、交替存儲鏈和同步輸出鏈構(gòu)成的1∶4/1∶5模式可選的數(shù)字CMOS解復(fù)用電路,；1∶2與1∶4/1∶5解復(fù)用級聯(lián)完成1∶8/1∶10串并轉(zhuǎn)換,。采用數(shù)模混合仿真方法對電路進(jìn)行仿真,，結(jié)果表明該電路能可靠工作,。

　　關(guān)鍵詞： 半速率時鐘結(jié)構(gòu)；解復(fù)用,；CMOS,；電流模式邏輯；鎖存器

　　隨著人們對網(wǎng)絡(luò)通信技術(shù)的要求不斷提高,，大容量,、遠(yuǎn)距離的數(shù)據(jù)傳輸應(yīng)用越來越廣。在高速數(shù)字通信系統(tǒng)中,，為節(jié)省硬件開銷一般采用串行方式傳輸數(shù)據(jù)，在接收端將高速信號重新恢復(fù)成原來的多路低速信號的過程稱為“解復(fù)用”,，實現(xiàn)該功能的電路即解復(fù)用電路,，其已經(jīng)成為接收器中的關(guān)鍵電路之一[1-2]。

　　本文針對光纖通信系統(tǒng),、Ethernet接口,、SATA接口以及背板連接等高速收發(fā)器應(yīng)用，研究了一種半速率結(jié)構(gòu)的2.5 Gb/s 1∶8/1∶10模式可選的解復(fù)用電路,，該電路將經(jīng)過時鐘數(shù)據(jù)恢復(fù)得到的2.5 Gb/s串行數(shù)據(jù)轉(zhuǎn)化為8路/10路312.5 MHz/250 MHz的低速并行數(shù)據(jù),，以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理。

　　根據(jù)電路實際應(yīng)用,，基于電流模式邏輯CML（Current Mode Logic）設(shè)計了前端1∶2解復(fù)用電路,；基于鎖存器和反饋邏輯設(shè)計了占空比為1∶3/1∶4可選以及1∶1的時鐘4/5分頻電路；通過精確的相位控制設(shè)計了由相位控制鏈,、交替存儲鏈,、同步輸出鏈構(gòu)成的1∶4/1∶5解復(fù)用電路，與前級1∶2解復(fù)用級聯(lián)實現(xiàn)了1∶8/1∶10解復(fù)用功能,；最后采用SMIC 0.18 ?滋m CMOS完成電路設(shè)計,，并通過Spectre-Verilog進(jìn)行數(shù)模混合仿真,，保證了電路驗證的完備性,。結(jié)果表明，該電路能可靠工作，符合設(shè)計要求,。

　　1 電路結(jié)構(gòu)分析與設(shè)計

　　1.1 電路結(jié)構(gòu)分析

　　解復(fù)用電路通常包括移位寄存型,、多相時鐘型和樹型等3種類型[3]。移位寄存型結(jié)構(gòu)中,，串行數(shù)據(jù)通過高速時鐘逐位移入串行連接的寄存器中鎖存,，然后通過分頻后時鐘同步輸出到并行連接的寄存器中，完成數(shù)據(jù)串到并的轉(zhuǎn)換,。該結(jié)構(gòu)方法直接,，設(shè)計簡單，但由于移位存儲連工作在最高頻率,，時鐘負(fù)載大,，而且高速時鐘下的同步檢測難以保證時序可靠，因此一般多用于中低速應(yīng)用中,。多相時鐘型結(jié)構(gòu)中,，串行數(shù)據(jù)通過多相時鐘輪換存儲到并行連接的寄存器中，然后在分頻時鐘的同步下鎖存到并行輸出寄存器中,，完成數(shù)據(jù)串到并的轉(zhuǎn)換,。該結(jié)構(gòu)中，多相時鐘和同步輸出時鐘頻率相同,，可以降低電路設(shè)計難度,，但多相時鐘的相差控制是一個難點。樹型結(jié)構(gòu)克服了前兩種結(jié)構(gòu)的限制,，可以利用前級1∶2解復(fù)用降低電路工作頻率,，而相比于多相時鐘型結(jié)構(gòu)中更小的寄生電容可以讓電路處理更高頻率的信號；但該結(jié)構(gòu)是一個1∶2N的轉(zhuǎn)換,，且電路結(jié)構(gòu)較復(fù)雜,，功耗和面積較大。

　　通過對3種常用結(jié)構(gòu)的分析可知,，高速數(shù)據(jù)的解復(fù)用需要在工作速度,、設(shè)計復(fù)雜度和功耗等方面折中考慮。為了滿足一定的通用性,，本文考慮設(shè)計一個1∶8/1∶10模式可選,、數(shù)據(jù)速率為2.5 Gb/s的解復(fù)用電路，串并轉(zhuǎn)換后的數(shù)據(jù)可以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理,。

　　在高速速率下,，為了增強(qiáng)信號可靠性，收發(fā)器重定時后的數(shù)據(jù),，即解復(fù)用電路的輸入數(shù)據(jù)為差分?jǐn)?shù)據(jù),，工作時鐘也為差分形式,；為了降低設(shè)計難度，采用半速率結(jié)構(gòu),，前端解復(fù)用電路為1∶2解復(fù)用,，即時鐘頻率為  1.25 GHz。根據(jù)前面的分析,，1∶2解復(fù)用后的兩路數(shù)據(jù)分別送入兩個多相時鐘型的1∶4/1∶5解復(fù)用電路,，兩級級聯(lián)完成1∶8/1∶10的串并轉(zhuǎn)換。設(shè)計的難點包括高速數(shù)據(jù)的1∶2解復(fù)用,、時鐘分頻的相位控制與占空比調(diào)節(jié),、數(shù)據(jù)的輪換存儲與同步輸出。

　　由于電流模式邏輯電路相比傳統(tǒng)的CMOS電路可以在更低的信號擺幅情況下工作在更高的頻率[4],，前端1∶2解復(fù)用電路采用CML邏輯實現(xiàn),。

　　由于分頻電路要能對時鐘進(jìn)行雙模4/5分頻，即支持偶數(shù)/奇數(shù)分頻,，那么采用常規(guī)的二進(jìn)制計數(shù)分頻方法,，若只對上升沿或下降沿計數(shù)顯然不行；若進(jìn)行雙沿計數(shù),，有兩個不足,，一是對時鐘的占空比（Duty Cycle）要求高，二是常規(guī)二進(jìn)制計數(shù)器復(fù)位路徑上的延時限制了電路工作的速度[5],。因此考慮環(huán)形和扭環(huán)形計數(shù)器,，但兩者都不能滿足奇數(shù)分頻的需要。由于鎖存器對采樣數(shù)據(jù)的保持時間是半個時鐘周期,，而對半個時鐘周期計數(shù)可以實現(xiàn)4/5分頻，因此考慮采用由鎖存器實現(xiàn)扭環(huán)計數(shù)的類扭環(huán)形計數(shù)器,，并輔以相應(yīng)控制邏輯,，實現(xiàn)時鐘的4/5分頻以及占空比調(diào)節(jié)，滿足當(dāng)進(jìn)行4分頻時,，分頻時鐘占空比為1∶3,，當(dāng)進(jìn)行5分頻時，分頻時鐘占空比為1∶4,。

　　對于多相時鐘型結(jié)構(gòu)的1∶4/1∶5解復(fù)用,，需要考慮兩路數(shù)據(jù)輪換存儲時的相位控制、數(shù)據(jù)采樣和同步輸出問題,。由于1∶4/1∶5解復(fù)用的數(shù)據(jù)對象是兩路經(jīng)差分時鐘完成1∶2解復(fù)用后的數(shù)據(jù),，因此對其采樣的時鐘相位間隔應(yīng)為400 ps，即分頻前時鐘周期的一半,；而對每路數(shù)據(jù)相鄰采樣的間隔為數(shù)據(jù)位周期,，即800 ps,，兩路數(shù)據(jù)交替采樣。因此考慮采用鎖存器完成分頻后時鐘的相位控制,，即用1.25 GHz的時鐘對分頻后時鐘用鎖存器級聯(lián)采樣,，實現(xiàn)交替采樣鏈上采樣時鐘的相位控制和對輸入數(shù)據(jù)的正確采樣。對于同步輸出問題,，由于總體采用半速率結(jié)構(gòu),，因此需要讓同步輸出寄存器工作的觸發(fā)條件分組相反。為實現(xiàn)1∶8/1∶10解復(fù)用,，設(shè)置10個同步寄存器,，5個一組，每組最后一個寄存器的輸出在進(jìn)行1∶8解復(fù)用時忽略,。

　　1.2 電路設(shè)計

　　綜合上述分析,，所設(shè)計的解復(fù)用電路由1∶2解復(fù)用電路、時鐘分頻電路和多相時鐘型解復(fù)用電路構(gòu)成,，如圖1所示,。其中，1∶2 Demultiplexer為1∶2解復(fù)用電路,，CK_DIVIDER為時鐘分頻電路,，MultiPhase Demultiplexer為多相時鐘型解復(fù)用電路，DataP/DataN為差分輸入數(shù)據(jù),，位周期為400 ps,；CLK/CLKN為互補(bǔ)時鐘，周期為800 ps,；Mode為解復(fù)用工作模式,。Mode=0，完成時鐘4分頻和輸入數(shù)據(jù)的1∶8解復(fù)用,；Mode=1,，完成時鐘5分頻和輸入數(shù)據(jù)的1∶10解復(fù)用。下面具體描述各單元電路的設(shè)計,。

　　1.2.1 前端1∶2解復(fù)用電路

　　對于采用半速率結(jié)構(gòu)的高速串行解復(fù)用而言,，整個電路性能主要受前端1∶2解復(fù)用電路的限制，同時考慮到為了增強(qiáng)信號可靠性,，待處理的輸入數(shù)據(jù)為差分?jǐn)?shù)據(jù),。1∶2解復(fù)用電路采用類并行結(jié)構(gòu)，,。其中,，unitdemux1_2為采用電流模式邏輯結(jié)構(gòu)的解復(fù)用電路單元，如圖2（b）所示,。其工作原理可以描述為：NMOS管N1L可以看作開關(guān)使用,，在時鐘CKP為低電平期間截止,，由N2L、N3L,、P1L和P2L構(gòu)成的輸入級處于保持模式,，N4L和N5L的漏極被充電到高電平；在時鐘CKP為高電平期間導(dǎo)通,，輸入級處于透明狀態(tài),，電路接收差分輸入數(shù)據(jù)Din_P和Din_N。電路中由P4L和P6L構(gòu)成的正反饋電路對前級起到鎖存作用,，可以加速輸出數(shù)據(jù)的翻轉(zhuǎn)，提高轉(zhuǎn)換速率,；左下角的8個晶體管構(gòu)成平衡負(fù)載電路,，可以保證N4L和N5L輸出線上的負(fù)載對稱。輸入數(shù)據(jù)在時鐘信號控制下送到輸出Dout,，輸出數(shù)據(jù)與輸入數(shù)據(jù)反相,。

　　1.2.2 分頻電路

　　分頻器是數(shù)字系統(tǒng)設(shè)計中的基本電路，應(yīng)用廣泛,，有很多類似的論述[6-8],。根據(jù)不同設(shè)計的需要，有偶數(shù)分頻,、奇數(shù)分頻和小數(shù)分頻等,；此外，根據(jù)占空比的不同又分為等占空比分頻和非等占空比分頻,。在同一個設(shè)計中有時要求多種形式的分頻,。在該解復(fù)用電路中需要4/5雙模時鐘分頻電路，根據(jù)前面分析的解復(fù)用電路的總體設(shè)計思路,，采用由鎖存器組成的類扭環(huán)形計數(shù)器實現(xiàn)時鐘分頻,。鎖存器每級的保持時間為半個時鐘周期，因此經(jīng)兩級鎖存器延遲1個時鐘周期,，經(jīng)3級延遲1.5個周期，經(jīng)4級延遲2個時鐘周期,，……,，依次類推。時鐘分頻電路要實現(xiàn)可控制的4分頻或5分頻,，同時還要使占空比滿足要求,，因此可以通過相應(yīng)的控制、反饋邏輯,，讓輸出時鐘信號滿足需要的相位關(guān)系,。時鐘分頻模塊頂層電路圖,，時鐘分頻模塊由一個類扭環(huán)計數(shù)器和相應(yīng)組合邏輯、反饋網(wǎng)絡(luò)組成,。類扭環(huán)計數(shù)器是該電路的核心,，其工作時序如圖所示。為直觀起見,，中用div4表示Mode=0時的4分頻信號,，用div5表示Mode=1時的5分頻信號，陰影部分表示不確定狀態(tài),。

　　當(dāng)控制信號Mode＝0,，即對時鐘進(jìn)行4分頻時，類扭環(huán)計數(shù)器的工作路徑是1s→2s→3s→4s→9s→10s→1s,，從其工作過程可以看出,，分頻后時鐘的周期是輸入時鐘的4倍（8×T/2=4T），即4分頻,。為了實現(xiàn)相應(yīng)的時鐘占空比要求,，結(jié)合圖4和上述分析中可知，輸出時鐘信號：clk_4_5=2s,，其占空比＝1∶1,；clk_4_5_N=2s，其占空比＝1∶1,；clk_4_1：3_5_1∶4=3s·10s,，其占空比＝1：3。

　　當(dāng)控制信號Mode＝1,，即對時鐘進(jìn)行5分頻時,，類扭環(huán)計數(shù)器的工作路徑是1s→2s→3s→4s→5s→6s→7s→8s→9s→10s→1s，從其工作過程可以看出,，分頻后時鐘的周期是輸入時鐘的5倍（10×T/2=5T）,，即5分頻。為了實現(xiàn)相應(yīng)的時鐘占空比要求,，結(jié)合圖4和上述分析可知,，輸出時鐘信號：clk_4_5=2s，其占空比＝3∶2,；clk_4_5_N=2s,，其占空比＝2∶3；clk_4_1∶3_5_1∶4=3s·10s,，其占空比＝1∶4,。

　　對于時鐘信號clk_4_5和clk_4_5_N，其占空比應(yīng)為1∶1,，需要在2s信號輸出前將其通過由緩沖器鏈組成的占空比調(diào)整電路,，達(dá)到預(yù)期要求,。

　　1.2.3 1∶4/1∶5解復(fù)用電路

　　1∶4/1∶5解復(fù)用電路依據(jù)時鐘分頻模塊產(chǎn)生的時鐘對1∶2解復(fù)用電路輸出的兩路數(shù)據(jù)完成1∶4/1∶5的分接，根據(jù)前面的分析,，采用多相時鐘型結(jié)構(gòu),，由相位控制鏈、交替存儲鏈和同步輸出鏈3部分組成,，如圖5所示,。相位存儲鏈（I10~I19）負(fù)責(zé)為交替存儲鏈的采樣鎖存器提供相位合適的時鐘信號，在1.25 GHz時鐘作用下對分頻電路產(chǎn)生的非等占空比時鐘,，即Mode=0時的占空比為1∶3的4分頻時鐘和Mode=1時的占空比為1∶4的5分頻時鐘,，進(jìn)行相位控制，由工作時序依次相反的鎖存器組成,，逐級延遲1.25 GHz時鐘的半個周期,，即400 ps；交替存儲鏈（I20~I29）在相位控制鏈提供的時鐘作用下完成兩路串行數(shù)據(jù)的輪換采樣,，相鄰兩級鎖存器的采樣電平相反,；同步輸出鏈（I30~I39）在時鐘分頻電路提供的等占空比時鐘作用下完成對采樣數(shù)據(jù)的同步輸出，由于分頻時鐘周期是串行輸入數(shù)據(jù)位周期的4倍（或5倍）,，而要進(jìn)行的是1∶8（或1∶10）的串并轉(zhuǎn)換,，因此同步輸出寄存器的工作時序分組相反。

　　2 電路仿真

　　為驗證電路的功能,，采用Cadence的Spectre電路仿真工具,，在SMIC 0.18 ?滋m CMOS工藝下對所設(shè)計電路進(jìn)行仿真；同時為保證仿真數(shù)據(jù)的隨機(jī)性,，在頂層仿真時采用Spectre-Verilog進(jìn)行數(shù)?；旌戏抡鎇9-11]。

　　2.1 前端1∶2解復(fù)用電路

　　對圖2所示的解復(fù)用模塊進(jìn)行仿真,，輸入為由互補(bǔ)的PWL分段線性源指定的位周期為400 ps的差分?jǐn)?shù)據(jù),，采用周期T=800 ps，上升時間和下降時間為tr=tf=40 ps的脈沖電壓源作為時鐘信號,，仿真結(jié)果如圖6所示,。從圖中可以看出，有效數(shù)據(jù)部分從時鐘的第二個高脈沖開始,，從仿真結(jié)果可知,，解復(fù)用電路可以正常實現(xiàn)數(shù)據(jù)1∶2的串并轉(zhuǎn)換。

　　2.2 時鐘分頻電路

　　采用Cadence公司的Spectre仿真工具在SMIC 0.18 ?滋m CMOS工藝下對時鐘分頻電路進(jìn)行仿真,，可得仿真波形如圖7所示,。從圖7中可以看出,，Mode為低時進(jìn)行4分頻,，經(jīng)測量分頻后時鐘周期為3.200 01 ns,；Mode為高時進(jìn)行5分頻，經(jīng)測量分頻后時鐘周期為4.000 03 ns,；且對于用于后續(xù)電路的采樣時鐘其占空比亦達(dá)到設(shè)計要求,，4/5分頻時占空比分別為1∶3和1∶4。因此時鐘分頻和相位控制電路符合要求,。

　　2.3 頂層解復(fù)用電路

　　整個解復(fù)用電路的頂層輸入信號為DataP,、DataN、CLK,、CLKN,、Mode、Rst,，現(xiàn)對整個電路進(jìn)行晶體管級仿真,。分別為CLK、CLKN,、Mode,、Rst施加模擬信號源，其中CLK和CLKN為互補(bǔ)的脈沖源,，周期為800 ps,，上升、下降時間為10 ps,，脈沖寬度為390 ps,；Mode和Rst為分段線性源。為保證測試數(shù)據(jù)信號的隨機(jī)性,、全面性,，基于數(shù)模混合仿真的方法采用Spectre-Verilog對電路進(jìn)行驗證,，利用Verilog HDL語言描述一個PRBS序列作為輸入數(shù)據(jù)加載到DataP上,，DataN與其反相。仿真結(jié)果如圖8所示,，對于偽隨機(jī)數(shù)據(jù)輸入,，可以實現(xiàn)雙模的1∶8/1∶10串并轉(zhuǎn)換。

　　本文針對高速收發(fā)器應(yīng)用研究了一種半速率結(jié)構(gòu)的2.5 Gb/s 1∶8/1∶10模式可選的解復(fù)用電路,?；陔娏髂Ｊ竭壿婥ML（Current Mode Logic）設(shè)計了前端1∶2解復(fù)用電路；基于鎖存器和反饋邏輯設(shè)計了占空比為1∶3/1∶4可選以及1∶1的時鐘4/5分頻電路,；通過精確的相位控制設(shè)計了由相位控制鏈,、交替存儲鏈和同步輸出鏈構(gòu)成的1∶4/1∶5解復(fù)用電路，與前級1∶2解復(fù)用級聯(lián)實現(xiàn)了1∶8/1∶10解復(fù)用功能。該電路將2.5 Gb/s串行數(shù)據(jù)轉(zhuǎn)化為8路/10路312.5 MHz/250 MHz的低速并行數(shù)據(jù),，以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理,。最后采用SMIC 0.18 ?滋m CMOS完成電路設(shè)計，并通過Spectre-Verilog進(jìn)行數(shù)?；旌戏抡?，保證了電路驗證的完備性。結(jié)果表明,，該電路能可靠工作,，符合設(shè)計要求。

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