究竟誰握有最佳的半導(dǎo)體工藝技術(shù),？業(yè)界分析師們的看法莫衷一是,。但有鑒于主題本身的復(fù)雜度以及芯片制造商傳遞的信息不明確，就不難了解為什么分析師的看法如此分歧了,。

　　市場研究機(jī)構(gòu)Linley Group首席分析師Linley Gwennap表示,，英特爾(Intel)將在10nm工藝優(yōu)于臺積電(TSMC)與三星(Samsung)，就像在14nm時一樣,。VLSI Research執(zhí)行長G. Dan Hutcheson認(rèn)為，臺積電即將量產(chǎn)的10nm工藝將大幅超越英特爾的14nm節(jié)點,，而且臺積電正以較英特爾更快的速度超前進(jìn)展,。此外，International Business Strategies (IBS)創(chuàng)辦人兼執(zhí)行長Handel Jones則指出,，英特爾與臺積電的10nm工藝技術(shù)性能旗鼓相當(dāng),。

　　但各方均同意，有多種變量決定了組件如何制造,，對于不同類型芯片的影響也各不相同,。分析師們還把責(zé)任歸咎于營銷部門，認(rèn)為他們經(jīng)常是讓情況變得更加模糊,，而非厘清現(xiàn)實,。

　　“事實上，沒有一種衡量方式能夠決定一項技術(shù)的性能,、功耗與晶體管密度,，”Jones說，“金屬層M1間距十分重要,，但局部互連也會影響到布線的閘極密度與性能,；閘極間距對于閘極密度相當(dāng)重要，但鰭片高度也明顯影響性能,?！?/p>

　　“互連延遲正成為重大的挑戰(zhàn)，尤其是在10nm時有80%的性能都取決于互連延遲的影響,，”他補充說,。

　　從Linley Group的衡量指標(biāo)來看，英特爾比臺積電和三星更具優(yōu)勢,。

　　FinFET的高度與線寬可作為衡量技術(shù)節(jié)點與芯片制造商實力的良好指針,。Hutcheson認(rèn)同這一觀點,，他并表示，SRAM的單元尺寸也值得考慮,。

　　但是,，“我認(rèn)為技術(shù)進(jìn)展的終極衡量標(biāo)準(zhǔn)在于隨著每一技術(shù)節(jié)點倍增密度的能力，”Hutcheson說,，“英特爾至今在每一節(jié)點都達(dá)到了這一目標(biāo),。”

　　也就是說,，臺積電在10nm達(dá)到的M1金屬層間距已能“完整微縮(~70%),，領(lǐng)先英特爾的14nm，”Hutcheson強(qiáng)調(diào),，英特爾持續(xù)14nm節(jié)點也已經(jīng)2年了,。

　　隨著近期披露10nm與7nm計劃，“臺積電不僅證明擁有扳回勝局的魔力,，同時還踩著比任何人更快的進(jìn)展步調(diào),，”他補充說。

　　同時,，盡管在今年1月,，一些廠商還不那么看好其16/14nm節(jié)點，但臺積電目前的16nm節(jié)點“在相同的時間架構(gòu)下,，已經(jīng)在營收與良率方面雙雙超越了28nm,，”他強(qiáng)調(diào)。

　　Gwennap表示,，技術(shù)節(jié)點的傳統(tǒng)衡量標(biāo)準(zhǔn)是晶體管尺寸,，亦即所測得的最小閘極長度。然而,，歸功于市場營銷的努力,，如今的節(jié)點名稱不再與閘極測量結(jié)果吻合了，“但其差距也不算太大——英特爾14nm工藝的閘極長度約相當(dāng)于三星(Samsung)的20nm,?！?/p>

　　不過，Gwennap說,，臺積電和三星目前“在速度與密度方面都遠(yuǎn)落后英特爾的14nm工藝,，”以此來看，他認(rèn)為三星的節(jié)點更適合稱為17nm,，臺積電則為19nm,。“預(yù)計在10nm時的情況類似...三星與臺積電將在速度與密度方面落后英特爾約一至半個節(jié)點?！?/p>

　　然而,，光是最小閘極長度并不足以決定一切，Chipworks資深研究員兼技術(shù)分析師Andy Wei表示,，“定調(diào)一項技術(shù)是否最優(yōu),，高度取決于與面積微縮有關(guān)的工藝成本。而這可歸結(jié)為比較布線單元級的技術(shù)能力,，以及達(dá)到該密度所需的成本,，Chipworks正是以此作為基準(zhǔn)?！?/p>

　　Linley Group認(rèn)為,，三星有望最先推出10nm工藝，但英特爾的表現(xiàn)會更優(yōu),。

　　自從德州儀器(TI)為了如何衡量閘極長度而戰(zhàn),，工藝節(jié)點的命名之爭已經(jīng)持續(xù)25年了。Hutcheson說,，TI采用有效閘極長度,，而硅谷芯片制造商則以更大的閘極長度作為指標(biāo)。

　　在1990年代,，當(dāng)線寬微縮至納米級時，“新的論據(jù)認(rèn)為閘極長度不再適用,，因為蝕刻削薄而使M1金屬級間距成為更適合的標(biāo)準(zhǔn)——不過卻仍由閘極長度決定性能,。”

　　其后,，臺積電宣稱其40nm工藝比英特爾使用的45nm節(jié)點更好,，但除了“更好”似乎也沒提出任何指標(biāo)，Hutcheson指出,，“從那時起,，就一直有點像 是『各自表述』一樣。例如,，Globalfoundries的32nm和28nm之間真正的差異是32nm是SOI工藝,，28nm則是bulk工藝?！?/p>

　　臺積電已經(jīng)明確表示其16nm工藝采用20nm的后段工藝技術(shù)——FinFET晶體管層迭于頂部,。在最近于圣荷西舉行的會議，臺積電表示,，其7nm節(jié)點將會較其10nm工藝密度更高1.63倍,，Chipworks的Wei說，“這使得2種尺寸微縮0.7倍的性能提高還不到2倍，而節(jié)點名稱微縮了0.7倍,?！?/p>

　　“市場營銷元素強(qiáng)烈影響節(jié)點的命名，而且著眼于頂級規(guī)格,，但設(shè)計工程師知道他們所選擇的技術(shù)優(yōu)點,，”Jones表示。畢竟,，“只要工藝技術(shù)快速,、低功耗且低成本，那么怎么稱呼都不重要,?！?/p>