文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.2016.07.041
中文引用格式: 郭蒙,,索高華,霍衛(wèi)濤,,等. 小型化GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2016,42(7):164-166,,170.
英文引用格式: Guo Meng,,Suo Gaohua,Huo Weitao,,et al. Design of the miniaturization of GJB289A data bus protocol processing SoC chip[J].Application of Electronic Technique,,2016,42(7):164-166,,170.
0 引言
在機(jī)載數(shù)據(jù)總線中,,GJB289A總線具有很高的可靠性和靈活性,,機(jī)載航電系統(tǒng)廣泛采用GJB289A總線實(shí)現(xiàn)各子系統(tǒng)之間的信息交換,其性能的優(yōu)劣直接關(guān)系到整個(gè)系統(tǒng)的性能,、可靠性和可維護(hù)性[1-2],。
在GJB289A數(shù)據(jù)總線節(jié)點(diǎn)設(shè)計(jì)時(shí),常見的設(shè)計(jì)方法是使用“處理器芯片+1553B協(xié)議處理芯片+定時(shí)器”的形式,。這樣的實(shí)現(xiàn)方式導(dǎo)致板間布線及互聯(lián)較復(fù)雜,,模塊的整體可靠性降低,,總線帶寬擴(kuò)充受限等各種問題[3,4],。本設(shè)計(jì)采用先進(jìn)的SoC技術(shù)設(shè)計(jì)了一款智能化,、通用化和小型化的GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片[5],以三代機(jī)上現(xiàn)有的24種MBI板卡功能為基礎(chǔ),,綜合新一代武器裝備電子系統(tǒng)小型化,、高性能、低功耗,、高可靠性需求,,按照軍用元器件研制和考核程序要求,在一個(gè)芯片中集成了微處理器,、1553B協(xié)議處理器,,TC計(jì)數(shù)器、UART,、GPIO等資源,,將GJB289A數(shù)據(jù)總線傳輸速率從1 Mb/s提升到10 Mb/s。該芯片功能強(qiáng)大,,片上資源豐富,,具有集成度高、體積小,、功耗低的優(yōu)點(diǎn),,是GJB289A-97總線通信系統(tǒng)機(jī)載,、防務(wù)等應(yīng)用領(lǐng)域的高性價(jià)比解決方案[6],。
1 芯片設(shè)計(jì)與實(shí)現(xiàn)
綜合系統(tǒng)需求并符合GJB289A總線標(biāo)準(zhǔn),自主定義并設(shè)計(jì)一款采用SoC技術(shù)的小型化,、高速率,、集成度高的總線協(xié)議處理芯片。本節(jié)介紹芯片功能定義,、架構(gòu)設(shè)計(jì),、工作原理,芯片應(yīng)用表明該芯片功能性能穩(wěn)定可靠,。
1.1 芯片功能定義
HKS1553BCRT芯片采用先進(jìn)的SoC工藝,,整片功耗小于200 mW,采用BGA256陶瓷封裝工藝,,集成微處理器,、1553B協(xié)議處理器、TC計(jì)數(shù)器,、UART,、GPIO以及片上存儲(chǔ)器,,能夠?qū)崿F(xiàn)GJB289A-97(數(shù)字式時(shí)分制指令/響應(yīng)型多路傳輸數(shù)據(jù)總線,對(duì)應(yīng)美國(guó)軍標(biāo)MIL-STD-1553B)中規(guī)定的BC/RT功能,,可以支持1~10 Mb/s的數(shù)據(jù)傳輸率,,為高速1553B提供支持,并提供多種的主機(jī)接口,,滿足系統(tǒng)設(shè)計(jì)需求,。芯片主要包含:微處理器、1553B協(xié)議處理器,、外部總線控制器(EBC),、雙口存儲(chǔ)器(DPRAM)、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM),、實(shí)時(shí)時(shí)鐘(RTC),、看門狗(WDT)、時(shí)間間隔計(jì)時(shí)器(DT),、向量中斷控制器(VIC),、串口控制器(UART)、通用輸入輸出接口(GPIO),、測(cè)試接口控制器(TIC),。
HKS1553BCRT芯片的主要功能特性如下:
(1)1553B協(xié)議處理器具有完全的MIL-STD-1553B/GJB289A-97雙余度總線控制器(BC)和遠(yuǎn)程終端(RT)、且具有BC和RT方式多消息處理能力,、可編程中斷機(jī)制和內(nèi)部產(chǎn)生中斷機(jī)制,,其內(nèi)嵌64 KB的雙口存儲(chǔ)器,支持內(nèi)部環(huán)繞自測(cè)試,。,;
(2)微處理器是通用32位RISC結(jié)構(gòu)的微處理器,滿足高性能低功耗的要求,,其支持ARMv4T指令集(32 bit)和Thumb指令集(16 bit),、嵌入式ICE,支持嵌入式系統(tǒng)調(diào)試,,內(nèi)嵌硬件乘法器,,且支持AMBA總線架構(gòu)。
(3)存儲(chǔ)系統(tǒng)內(nèi)部集成高達(dá)64 KB的可配置的DPRAM(雙端口SRAM,,簡(jiǎn)稱DPRAM),,可編程為8K×16bit、16 K×16 bit或者32 K×16 bit,。DPRAM提供8個(gè)由硬件支持的信號(hào)量,,支持2個(gè)端口獨(dú)立的異步讀寫操作,其內(nèi)部集成2塊獨(dú)立的SRAM,容量分別為8 KB和64 KB,,外接Flash存儲(chǔ)器,,最大可支持2 M×16 bit。
(4)微處理器工作頻率高達(dá)66 MHz,;1553B協(xié)議處理器工作時(shí)鐘最高可配置為120 MHz,;串口控制器采用獨(dú)立時(shí)鐘輸入,最大支持16 MHz,。
(5)中斷控制器提供13個(gè)標(biāo)準(zhǔn)中斷源,,外部中斷源電平/沿觸發(fā)可配置;主要包括快速中斷FIQ與標(biāo)準(zhǔn)中斷IRQ,,支持向量中斷和非向量中斷,。
(6)主機(jī)接口為滿足HKS1553BCRT芯片應(yīng)用于不同子系統(tǒng)中的需求,主機(jī)接口要適應(yīng)LBE總線,、VME總線,、PCI/PCIe橋后端總線的要求,具體要求為支持16 bit LBE總線,;支持VME總線的從方式的A24/D16,、A16/D16單字傳輸規(guī)范;支持PCI橋接器(PCI 9054 C方式16位操作或PCI 9056 C方式16位操作)及支持PCIe橋接器(PEX 8311 C方式16位操作),。
(7)芯片提供了兩個(gè)硬件復(fù)位信號(hào),,其中TRST#由JTAG調(diào)試工具產(chǎn)生,復(fù)位ARM7TDMI處理器的JTAG接口,;SYSRESET#為芯片外部輸入信號(hào),,復(fù)位整個(gè)芯片。該芯片支持兩種軟件復(fù)位方式,,子系統(tǒng)主機(jī)訪問特殊地址單元復(fù)位該芯片中除RTC,、WDT、DT三個(gè)計(jì)時(shí)器之外的邏輯,。
(8)計(jì)時(shí)控制器提供32 bit實(shí)時(shí)時(shí)鐘(RTC)計(jì)數(shù)器,,RTC時(shí)鐘50 kHz和25 kHz可選,,分辨率為20 μs或40 μs可選,,16位總線活動(dòng)看門狗定時(shí)器(WDT),分辨率為100 μs及8位時(shí)間間隔計(jì)時(shí)器(DT),,分辨率為1 ms,,誤差為±50 ppm。
(9)提供8路獨(dú)立通用輸入輸出端口(GPIO),,每個(gè)GPIO端口可單獨(dú)編程為輸入,、輸出、三態(tài)。
(10)UART控制器支持2路獨(dú)立控制的UART,,提供16字節(jié)的接收FIFO和發(fā)送FIFO,,波特率可編程,最大支持1 M波特率,。
(11)提供了JTAG接口,,支持軟硬件調(diào)試。
1.2 芯片架構(gòu)設(shè)計(jì)
HKS1553BCRT芯片的片上總線采用AMBA(Advanced Micro Chip Bus Architecture)總線,,包括高速總線(AHB)和外設(shè)總線(APB)等,。微處理器、1553B協(xié)議處理器,、SRAM,、DPRAM、中斷控制器,、Flash接口,、RTC、DT,、WDT和測(cè)試接口控制器(TIC)掛接在AHB總線上,,串口控制器及通用輸入輸出接口掛接在APB總線上,AHB/APB橋接器可以提供兩種總線之間的訪問控制,。GJB289A總線接口SoC架構(gòu)如圖1所示,。
AMBA總線將訪問頻率高、訪問速度快的設(shè)備(AHB總線)和訪問頻率低,、訪問速度慢的設(shè)備進(jìn)行分離,,提高了高速設(shè)備的效率。
在進(jìn)行SoC頂層定義時(shí)充分考慮了系統(tǒng)的開放性,、應(yīng)用軟件的可移植性,、硬件的可升級(jí)性、硬件規(guī)模的可伸縮性和全壽命周期價(jià)格的經(jīng)濟(jì)性,。
1.3 工作原理
HKS1553BCRT芯片采用SoC片上系統(tǒng)實(shí)現(xiàn),,在單芯片上集成微處理器、總線協(xié)議處理器,、雙端口存儲(chǔ)器及隨機(jī)存儲(chǔ)器等資源,,通過專用軟件的配合,完成GJB289A數(shù)據(jù)總線傳輸層協(xié)議和總線接口發(fā)送接收處理,,并在片上處理器的控制下,,通過雙端口存儲(chǔ)器與主機(jī)進(jìn)行數(shù)據(jù)交換,大大減輕了主機(jī)負(fù)擔(dān),。
GJB289A數(shù)據(jù)總線數(shù)據(jù)接收處理自下到上包括:變壓器,、收發(fā)器、GJB289A數(shù)據(jù)總線協(xié)議處理(傳輸層)、數(shù)據(jù)傳遞(驅(qū)動(dòng)層)和數(shù)據(jù)處理(應(yīng)用層),。在物理層,,接收端變壓器將總線上的曼徹斯特Ⅱ型編碼進(jìn)行采集、變壓,,然后傳遞給總線收發(fā)器,,總線收發(fā)器對(duì)信號(hào)進(jìn)行解碼,以協(xié)議處理器可識(shí)別的TTL電平信號(hào)傳遞給總線協(xié)議處理芯片,;在傳輸層,,采用專用軟件對(duì)消息進(jìn)行處理,處理過程采用中斷方式實(shí)現(xiàn),,滿足總線數(shù)據(jù)處理低延時(shí)的需求,。向上則在驅(qū)動(dòng)層軟件的控制下通過雙端口存儲(chǔ)器與應(yīng)用層進(jìn)行數(shù)據(jù)交互。
HKS1553BCRT芯片通過片上處理器控制總線協(xié)議處理器,,對(duì)子地址進(jìn)行初始化和控制,,芯片實(shí)現(xiàn)了總線調(diào)度、錯(cuò)誤檢測(cè),、方式命令處理和數(shù)據(jù)雙緩沖,;芯片集成了曼徹斯特編碼錯(cuò)誤檢查、消息完整性檢查和數(shù)據(jù)長(zhǎng)度校驗(yàn)等功能,,每當(dāng)遠(yuǎn)程終端接收到有效指令或總線控制器處理了一條命令,,總線協(xié)議處理器通過中斷通知片上微處理器進(jìn)行協(xié)議處理,包括數(shù)據(jù)的收發(fā),、消息的處理,,最終將處理好的消息寫到雙端口存儲(chǔ)器并通知主機(jī)CPU進(jìn)行處理。這種方式大大減少了CPU的載荷,,提高了主機(jī)系統(tǒng)性能,,降低了系統(tǒng)結(jié)構(gòu)復(fù)雜性,在系統(tǒng)設(shè)計(jì),、應(yīng)用和測(cè)試過程中有重要作用,。
1.4 芯片驗(yàn)證
本文所設(shè)計(jì)的GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片已經(jīng)過ATE測(cè)試、功能性能測(cè)試,、協(xié)議符合性測(cè)試,、系統(tǒng)應(yīng)用驗(yàn)證和定型評(píng)測(cè),具體測(cè)試內(nèi)容及測(cè)試結(jié)果如表1所示,。
2 芯片成熟度
HKS1553BCRT芯片于2008年5月通過定型鑒定,,符合機(jī)載元器件質(zhì)量等級(jí)要求,滿足防務(wù)領(lǐng)域?qū)JB289A數(shù)據(jù)總線協(xié)議處理的需求,。芯片的順利定型后,能夠?qū)崿F(xiàn)GJB289A數(shù)據(jù)總線通信,在設(shè)備中運(yùn)行狀況良好,,性能穩(wěn)定,,目前已經(jīng)進(jìn)入批量生產(chǎn)階段,并已批量應(yīng)用于航空,、航天,、彈載和星載領(lǐng)域。HKS1553BCRT芯片與當(dāng)前國(guó)內(nèi)外同類研究,、同類技術(shù)(產(chǎn)品)的綜合比較:目前國(guó)內(nèi)GJB289A數(shù)據(jù)總線接口芯片基本都是通過反向工程仿制國(guó)外產(chǎn)品,,尚無(wú)采用正向設(shè)計(jì)的國(guó)內(nèi)同類產(chǎn)品。國(guó)外常用產(chǎn)品主要有UTMC和DDC兩家公司,,目前尚未發(fā)現(xiàn)有采用SoC技術(shù)的同類產(chǎn)品,。選取常見國(guó)外元器件對(duì)主要功能和技術(shù)參數(shù)進(jìn)行比較,如表2所示,。
基于HKS1553BCRT的解決方案?jìng)鬏斔俾蕿?~10 Mb/s,,體積為原來(lái)的1/4,重量為原來(lái)的1/6,,功耗為原來(lái)的1/8,,大大提高了可靠性,與基于國(guó)外芯片的解決方案相比,,具有明顯的技術(shù)和成本優(yōu)勢(shì),。
3 總結(jié)
本設(shè)計(jì)采用先進(jìn)的SoC技術(shù),將MBI模塊的主要功能在一個(gè)芯片中實(shí)現(xiàn),,極大地簡(jiǎn)化了系統(tǒng)設(shè)計(jì),,降低了系統(tǒng)成本,提高了系統(tǒng)可靠性,。依據(jù)航空電子系統(tǒng)在元器件功能性能高標(biāo)準(zhǔn)的新型設(shè)計(jì)的要求,,進(jìn)行了小型化GJB289A數(shù)據(jù)總線協(xié)議處理SoC芯片的設(shè)計(jì),并經(jīng)過ATE,、功能性能,、協(xié)議符合性等充分驗(yàn)證了HKS1553BCRT芯片各個(gè)模塊的功能,且通過了系統(tǒng)應(yīng)用驗(yàn)證及定型,?;谛酒⒔Y(jié)合應(yīng)用,,提出了GJB289A總線SoC芯片應(yīng)用解決方案,,可應(yīng)用于機(jī)載、航天,、艦載領(lǐng)域,,具有非常廣闊的應(yīng)用前景,。
參考文獻(xiàn)
[1] MIL-STD-1553B-1989.飛機(jī)內(nèi)部時(shí)分制指令/響應(yīng)式多路傳輸數(shù)據(jù)總線[S].1989.
[2] 國(guó)家軍用標(biāo)準(zhǔn).GJB5186-2003.數(shù)字式時(shí)分指令/響應(yīng)型多路傳輸數(shù)據(jù)總線測(cè)試方法[S].2003.
[3] 羅志強(qiáng).航空電子綜合化系統(tǒng)[M].北京:北京航空航天大學(xué)出版社,1990.
[4] FURBER S[英].ARM SoC體系結(jié)構(gòu)[M].田澤,,于敦山,,盛世敏,譯.北京:北京航空航天大學(xué)出版社,,2002.
[5] 戴艦威.應(yīng)用于1553B總線協(xié)議的控制器IP核的設(shè)計(jì)研究[D].西安:西安電子科技大學(xué),,2008.
[6] 田澤,韓煒,,趙強(qiáng),,等.1553B總線接口SoC設(shè)計(jì)與實(shí)現(xiàn)[J].航空計(jì)算技術(shù),2008(9):15-21.