隨著半導(dǎo)體發(fā)展腳步接近未來的14埃米,，工程師們可能得開始在相同的芯片上混合FinFET和納米線或穿隧FET或自旋波晶體管,，他們還必須嘗試更多類型的內(nèi)存；另一方面,，14埃米節(jié)點也暗示著原子極限不遠了…

在今年的Imec技術(shù)論壇(ITF2017)上,，Imec半導(dǎo)體技術(shù)與系統(tǒng)執(zhí)行副總裁An Steegen展示最新的半導(dǎo)體開發(fā)藍圖,，預(yù)計在2025年后將出現(xiàn)新工藝節(jié)點——14埃米(14A,；14-angstrom)。這一工藝相當(dāng)于從2025年的2nm再微縮0.7倍,；此外,，新的占位符號出現(xiàn)，顯示工藝技術(shù)專家樂觀看待半導(dǎo)體進展的熱情不減,。

Steegen指出：“我們?nèi)栽噲D克服種種困難,，但如何實現(xiàn)的途徑或許已經(jīng)和以前所做的全然不同了?！?/p>

14埃米節(jié)點也暗示著原子極限不遠了,。單個砷原子(半導(dǎo)體所使用的較大元素之一)大約為1.2埃。

隨著半導(dǎo)體發(fā)展腳步接近未來的14埃米,，工程師們可能得開始在相同的芯片上混合鰭式場效晶體管(FinFET)和納米線或穿隧FET或自旋波晶體管,。他們將會開始嘗試更多類型的內(nèi)存，而且還可能為新型的非馮·諾依曼計算機(non-Von Neumann)提供芯片,。

短期來看，Steegen認(rèn)為業(yè)界將在7nm采用極紫外光(EUV)微影技術(shù),、FinFET則發(fā)生在5nm甚至3nm節(jié)點,，而納米線晶體管也將在此過程中出現(xiàn)。

如今,，14埃米節(jié)點還只是出現(xiàn)在PPT上的一個希望 （來源：Imec）

Steegen表示：“從事硬件開發(fā)工作的人員越來越有信心,，相信EUV將在2020年初準(zhǔn)備好投入商用化。經(jīng)過這么多年的努力,，這一切看來正穩(wěn)定地發(fā)展中,。”

Imec是率先安裝原型EUV系統(tǒng)的公司,，至今仍在魯汶(Leuven)附近大學(xué)校園旁的研究實驗室中持續(xù)該系統(tǒng)的開發(fā),。

Steegen預(yù)計，EUV“將在最關(guān)鍵的層級導(dǎo)入工藝,，”以便在線路終端處完成通道和區(qū)塊,。使用今天的浸潤式步進器，這項任務(wù)必須通過3或4次的步驟,，但透過EUV更精密的分辨率,，只需一次即可完成。

工程師在這些先進節(jié)點上工作時,，必須先檢查其設(shè)計能夠搭配使用浸潤式或EUV系統(tǒng),。當(dāng)他們在將芯片發(fā)揮到極致時,，將會使用EUV更進一步縮小其設(shè)計。

無論如何,，還需要3或甚至4次的浸潤式圖案化過程,，才能打造具有小于40nm間距的特征尺寸。工程師不要指望設(shè)計規(guī)則能很快地變得更簡單,。

Imec勾勒未來節(jié)點可能實現(xiàn)的功率性能

選擇抗蝕劑與晶體管

找到合適的抗蝕劑材料是讓EUV順利量產(chǎn)的幾項挑戰(zhàn)之一,。到目前為止，如果研究人員能以20毫焦耳/平方公分的曝光能量進行,，就能使EUV順利進展,。

包括ASML、東京電子(Tokyo Electron)和ASM等幾家公司正在開發(fā)專有(意味著昂貴)的技術(shù)來解決問題,。它們通常涉及了抗蝕劑處理以及多個工藝步驟,，才能蝕刻或退火掉粗糙度。

“這項技術(shù)看起來非常有希望,，所以我們有信心能夠克服線邊粗糙度(LER)的問題,，”Steegen說。

此外,，Imec現(xiàn)正開發(fā)保護EUV晶圓免于污染的防塵薄膜,。它以碳納米管提供承受EUV曝光超過200W以上所需的強度，而非阻擋大部份光源穿透晶圓,。

除了EUV以外,，下一個重大障礙是基本晶體管的設(shè)計轉(zhuǎn)變——任何組件核心的電子開關(guān)。Steegen說：“FinFET的微縮是必須解決的關(guān)鍵問題,?！?/p>

截至目前為止，研究顯示,，F(xiàn)inFET可以在5nm時使用,，而如果導(dǎo)入EUV的情況順利，甚至可沿用至3nm節(jié)點,。Steegen說：“在3nm節(jié)點,，F(xiàn)inFET和納米線的效果能幾乎一樣好，但納米線閘極間距帶來了更多的微縮,，”他并展示一項堆棧8根納米線的研究,。

詳細觀察阻抗劑的問題顯示，使用化學(xué)助劑和不使用化學(xué)助劑(CAR和NCAR)的研究結(jié)果,。LWR/LCDU是指線邊粗糙度的測量值應(yīng)不超過特征間距尺寸的十分之一,，圖中的范圍約為3.2至2.6。

信道微縮與內(nèi)存

如果EUV一再延遲,，芯片制造商將會調(diào)整單元庫來縮小芯片,。Imec正致力于開發(fā)一個3軌(3-track)的單元庫,，這是將芯片制造商目前用于10nm先進工藝的7-track單元庫縮小了0.52倍。

其折衷之處在于它能實現(xiàn)3nm節(jié)點,，但僅為每單元1個FinFET保留空間,，較目前每單元3個FinFET減少了。此外,，隨著單元軌縮小,，除了從7nm節(jié)點開始的挑戰(zhàn)，預(yù)計工程師還將面對新的設(shè)計限制,。

Imec正致力于開發(fā)幾種得以減輕這些困難的設(shè)計,，包括所謂的超級通道(super-vias)，連接3層(而2層)金屬以及深埋于設(shè)計中的電源軌,，以節(jié)省空間,。

這項工作顯示，設(shè)計人員可能被迫在3nm時移至納米線晶體管,，實現(xiàn)完全以浸潤式步進器為基礎(chǔ)的工藝,。然而，透過EUV,，3nm工藝仍可能有足夠的空間實現(xiàn)5-track的單元庫,，因而使用基于FinFET的組件。

僅使用浸潤式步進器的工藝可縮小單元軌,，但卻會隨著閘極(紅色)縮小而犧牲FinFET(綠色)數(shù)量,。而在底部，Imec展示研究人員正開發(fā)的4個結(jié)構(gòu),，用于減緩微縮。

無論如何,，到了這些更先進的節(jié)點時,，系統(tǒng)、芯片和工藝工程師都必須比以往更加密切地合作,。他們必須確定哪些功能可以被整合于單一芯片上,，或者是否需要單獨的芯片制作，如果是這樣的話,，那么這些芯片又該如何進行鏈接等等,。

同時，還有一大堆新的內(nèi)存架構(gòu)仍處于實驗室階段,。Steegen說,，磁阻式隨機存取內(nèi)存(MRAM)目前是最有前景的替代技術(shù)，可用于取代SRAM快取,，甚至是DRAM,。然而,，MRAM到了5nm以后可能還需要新晶體管結(jié)構(gòu)。

此外,，還有其他更多有趣的選擇,，包括自旋軌道轉(zhuǎn)矩MRAM以及鐵電RAM，可用于取代DRAM,。業(yè)界目前正專注于至少5種備選的儲存級內(nèi)存技術(shù),，主要是交錯式(crossbar)和電阻式RAM結(jié)構(gòu)的內(nèi)存。

此外,，Imec正開發(fā)新版OxRAM,，將有助于物聯(lián)網(wǎng)(IoT)的設(shè)計。目前已經(jīng)針對可承受汽車設(shè)計所需溫度條件的方法進行測試了,。

面對諸多極其乏味的選擇與嚴(yán)苛挑戰(zhàn),，Steegen依然樂觀。在開始對1,800位與會者發(fā)表演講之前,，她還快速地進行了一項調(diào)查,，結(jié)果顯示有68%的人認(rèn)為半導(dǎo)體產(chǎn)業(yè)將順利過渡到3nm節(jié)點。

她說：“謝謝所有對這個可能性回答‘是’的人,，而對于那些認(rèn)為‘不’的人,，我會證明你錯了?！?/p>