唐波，黃文玲,，張靜遠

　?。ê＼姽こ檀髮W 兵器工程系,，湖北 武漢 430033）

       摘要：提出了一種基于計數(shù)器原理的調(diào)頻信號解調(diào)方法，該方法以FPGA為核心,，結(jié)合放大整形電路,、高頻振蕩器電路以及DAC，完成對超聲以及以下頻率的調(diào)頻信號解調(diào),。該方法通過對信號周期計數(shù),，然后用計數(shù)值檢索存儲有信號幅度值的存儲器，最后經(jīng)過DAC得到調(diào)制信號,。

　　關鍵詞：計數(shù)器,；調(diào)頻信號；解調(diào),；FPGA

　　中圖分類號：TN76文獻標識碼：ADOI： 10.19358/j.issn.1674-7720.2017.08.023

　　引用格式：唐波,，黃文玲，張靜遠.基于計數(shù)器原理的調(diào)頻信號解調(diào)方法［J］.微型機與應用,，2017,36（8）：73-75.

0引言

　　*基金項目：國家自然科學基金項目（11602300）對調(diào)頻信號的解調(diào)常采用變?nèi)荻O管等模擬元件組成的解調(diào)電路來實現(xiàn),，然而模擬電路存在諸多缺陷［1］。隨著電子技術(shù)的不斷發(fā)展,，F(xiàn)PGA以其強大的功能和豐富的資源迅速占領了信號處理領域,。基于計數(shù)器原理的調(diào)頻信號解調(diào)方法就是以FPGA為核心,，采用數(shù)字的方式來實現(xiàn)調(diào)頻信號的解調(diào),。

1基本原理

　　假設一調(diào)頻信號f(x)，對其進行整形放大,，便可得到與調(diào)頻信號同頻的方波信號［2］,，如圖1所示。

　　在方波信號的上升沿啟動計數(shù)器計數(shù),，同時在上升沿輸出計數(shù)器計數(shù)值并復位計數(shù)器,。計數(shù)器輸出值用于檢索存儲器，存儲器中存儲有相應的信號幅度信息,，存儲器輸出連接D/A轉(zhuǎn)換器,，則可得到幅度隨輸入信號頻率變化的輸出信號。系統(tǒng)原理框圖如圖2所示,。

　　其中計數(shù)器主要完成對信號周期的計數(shù),，對于調(diào)頻信號來說，信號瞬時周期反比與信號瞬時頻率,，因此計數(shù)值可實時反映信號頻率的變化,，經(jīng)過存儲器的映射關系得到調(diào)制信號的幅度值，經(jīng)DAC變換后輸出,。

　　其中高頻振蕩器用于產(chǎn)生高頻震蕩信號,，經(jīng)倍頻或分頻后得到與調(diào)頻信號頻率相匹配的計數(shù)時基,。

2系統(tǒng)分析

　　2.1時基電路

　　由高頻振蕩器產(chǎn)生震蕩信號，經(jīng)過倍頻或者分頻之后得到計數(shù)時基信號,，時基信號的選擇取決于不同信號的頻率范圍,。時基信號fc的選擇通常考慮兩方面因素：調(diào)頻信號的頻率上限fmax和調(diào)頻信號的頻率下限fmin,。

　　為了保證對信號的周期計數(shù)具有較高的精度,，通常要求時基信號頻率大于信號頻率的50倍［3］，即:

　　fc≥50fmax（1）

　　同時,，計數(shù)器的輸出信號作為存儲器的地址信號,，用于檢索相應的調(diào)制信號幅度值，因此計數(shù)器的輸出值vc最大值受到存儲器存儲深度dm的限制,，即:

　　2.2計數(shù)器

　　計數(shù)器對計數(shù)值輸出,、計數(shù)啟動、計數(shù)復位采用相同的觸發(fā)源,，均在方波信號的上升沿觸發(fā),。因此計數(shù)器每個上升沿的輸出值反映的都是信號周期的時間，計數(shù)器的計數(shù)時基信號頻率為fc,，因此計數(shù)器的輸出值vc可表示為:

　　計數(shù)器的輸出值反映的是調(diào)制信號的變化規(guī)律,，當調(diào)制信號幅度減小時,，計數(shù)器的輸出值增大,，反之，則減小,。

　　2.3存儲器

　　存儲器中存儲有調(diào)制信號的幅度值,，它的主要功能是完成計數(shù)值到調(diào)制信號幅度值的映射，即以計數(shù)器的計數(shù)值作為地址信號,，檢索相對應的幅度值,。對于計數(shù)器來說，計數(shù)值與調(diào)制信號幅度是成反比的,，因此存儲器中高圖4系統(tǒng)電路原理圖位地址存儲的是信號的小幅度值,，低位地址則存儲信號的大幅度值。因此當輸入信號頻率降低的時候,，在存儲器的輸出端得到較小的信號幅度值,，反之則得到較大的信號幅度值。經(jīng)過DAC之后就可以得到調(diào)制信號,。

3誤差分析

　　由以上分析可知,，計數(shù)值反映的是信號頻率的變化規(guī)律，因此式（4）可以表示為：

　　f=fcvc

　　則信號頻率的相對誤差可以表示為：

　　dff=dfcfc-dvcvc

　　則極限情況下的最大誤差為：

　　其中,，dfcfc為計數(shù)時基信號的誤差,，它代表了高頻振蕩器的頻率穩(wěn)定度,；dvcvc為計數(shù)值相對誤差，即量化誤差［4］,。

　　對于高頻震蕩器來說,，精度均在10-4以上，則對于10 MHz的振蕩器來說,dfcfc≤10-11;而計數(shù)值相對誤差dvcvc則取決于時基信號的頻率以及輸入信號的頻率,，如圖3所示,。

　　圖3計數(shù)誤差原理由圖3可以看出，采用計數(shù)器對信號周期進行計數(shù),，總會存在一個±1個計數(shù)周期的誤差,，則有：

　　顯然，增大計數(shù)時基頻率與信號頻率之間的差別可以有效地減小系統(tǒng)誤差,。

4電路實現(xiàn)

　　隨著電子技術(shù)的不斷發(fā)展,，以FPGA為核心的各種信號處理系統(tǒng)不斷涌現(xiàn)，由于豐富的片上資源,，使得系統(tǒng)極大地簡化［5］,。在該系統(tǒng)中，F(xiàn)PGA實現(xiàn)倍頻/分頻,、計數(shù)器以及存儲器的功能,，系統(tǒng)電路原理如圖4所示。

　　由圖4可以看出,，前端模擬電路實現(xiàn)信號的放大整形,，即將輸入信號轉(zhuǎn)換成能被FPGA接收的方波信號，在FPGA中以一定的計數(shù)時基完成對信號周期的計數(shù),，并以計數(shù)結(jié)果作為存儲器的地址信號讀出存儲在存儲器中的調(diào)制信號幅度,，最后經(jīng)過DAC將離散的調(diào)制信號幅度值轉(zhuǎn)換成模擬的調(diào)制信號，從而完成對信號的解調(diào),。

5結(jié)論

　　由以上分析可知,，只要針對輸入信號的頻率范圍選取合適的計數(shù)時基，就可以以較高的精度實現(xiàn)對調(diào)頻信號的解調(diào),，而且通過增大存儲器的存儲深度可以從整體上提高系統(tǒng)的精度,。該系統(tǒng)使用方便，參數(shù)修改靈活,，可以在不做硬件改動的情況下適應不同頻段信號的解調(diào),。

　　參考文獻

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