梁茂，戴世通

　?。ㄎ靼怖砉ご髮W 工程訓練中心,，陜西 西安 710054）

　　摘要：研究了模擬、數(shù)字和射頻混合電路便攜式設(shè)備中PCB板電源傳輸系統(tǒng)（PDS）的設(shè)計方法,，以及由電源傳輸系統(tǒng)引起的信號完整性問題,。對PDS去耦網(wǎng)絡(luò)中電容容量和數(shù)量做了定量和定性分析及研究,，從電容提供電流速度這一角度給出了電容在PCB設(shè)計中布局的方法，以及電源傳輸系統(tǒng)引起的信號完整性問題的解決方法,。該方法是經(jīng)過大量智能便攜式產(chǎn)品設(shè)計和測試總結(jié)與歸納后得出的,，解決了設(shè)計和測試過程中出現(xiàn)的很多問題，也為新產(chǎn)品的開發(fā)在電源設(shè)計方面提供了新思路,。

　　關(guān)鍵詞：電源噪聲,；PDS；電源完整性

　　中圖分類號：TN402文獻標識碼：ADOI： 10.19358/j.issn.1674-7720.2017.09.011

　　引用格式：梁茂,，戴世通.便攜式系統(tǒng)PDS分析與設(shè)計［J］.微型機與應用,，2017,36（9）：34-37.

0引言

　　隨著智能便攜式設(shè)備的高速發(fā)展，當前智能便攜式設(shè)備系統(tǒng)集成了數(shù)字,、模擬,、射頻、存儲器,、傳感器等各種功能模塊,，同時超薄智能便攜式設(shè)備日益風行，使智能便攜式設(shè)備的PCB板越來越小,，集成度越來越高,。系統(tǒng)向更高速度和更大功率發(fā)展的進程中，電源完整性（Power Integrity,，PI）分析與設(shè)計已成為高速設(shè)計中的重中之重,，PI直接影響著系統(tǒng)的各個方面。

　　當前智能便攜式設(shè)備PCB普遍采用多層高速的平面電源總線結(jié)構(gòu),，使電源分配網(wǎng)絡(luò)的組成非常復雜,，互聯(lián)結(jié)構(gòu)異常龐大。存在由封裝引腳和印制線過長形成的寄生電感,，焊盤到地,、焊盤到電源平面和焊盤到印制線之間形成的寄生電容，通孔之間的相互影響,，以及許多其他可能的寄生效應［1］等問題,。圖1是典型的運算放大器電路，圖2是考慮寄生效應后的運算放大器電路,。由于寄生效應的影響,，到達實際器件的電源與地引腳的電壓可能產(chǎn)生很大的波動。這種電源波動會導致兩種問題：信號路徑中的同時開關(guān)噪聲（Simultaneous Switching Noise,，SSN）和電源供電軌道坍塌［2］,。SSN大多發(fā)生在并行總線中，由于共地造成相鄰信號線之間的耦合增強,，各信號線之間的耦合電感可能會導致非常嚴重的串擾,。

　　這類噪聲是由耦合電感（即互感）產(chǎn)生的,。對于電源來說，當通過電源/地路徑的電流變化時,，特別是有大電流輸出時,，在電源路徑和地路徑的阻抗上將產(chǎn)生一個壓降。當這個壓降變得嚴重時,，就會形成電源供電軌道坍塌,。導致這一問題的原因之一就是電源系統(tǒng)功率得不到及時可靠的傳輸，也就是系統(tǒng)的PDS設(shè)計不當,。因此,，設(shè)計優(yōu)良的PDS是智能便攜式設(shè)備電源PI的關(guān)鍵所在，它決定整個智能便攜式設(shè)備系統(tǒng)的可靠性和穩(wěn)定性,。優(yōu)良的PDS應該滿足以下兩個要求：（1）在噪聲可以接受的條件下,，電流能得到及時可靠的傳輸；（2）保證智能便攜式設(shè)備板上的其他模擬信號和射頻信號的完整性,，同時將智能便攜式設(shè)備的電磁輻射控制在合理的范圍內(nèi),。

1PDS去耦網(wǎng)絡(luò)設(shè)計

　　在解決電流不能及時傳輸這個問題前，首先要了解是什么原因?qū)е码娏鞑荒芗皶r傳輸,。其實電流不能及時傳輸主要是由于智能便攜式設(shè)備的PDS中存在多種阻抗不連續(xù)造成的,。常見的阻抗不連續(xù)有電池PCB、PCB封裝和封裝裸芯片等,。這些不連續(xù)使得PDS電流通路上的擴散電感增加,，在PDS通路上就會產(chǎn)生很大的電源彈和地彈。在脈沖電流發(fā)生的過程中,，這些電感感受到通過自身電流的變化，就會產(chǎn)生一個感應電壓以阻止或減小電流的變化,，這種反作用導致了電流的及時傳輸被延時,。解決這個問題的最好辦法就是在PDS上設(shè)計去耦網(wǎng)絡(luò)，在電流不能及時傳輸給IC時,，讓去耦網(wǎng)絡(luò)起到輸送電流的作用,。因此，必須有一個替代性的去耦網(wǎng)絡(luò)在脈沖電流發(fā)生時為IC提供及時的電荷以確保電流的及時傳輸,，否則IC將會工作失常,。設(shè)計去耦網(wǎng)絡(luò)最重要的參數(shù)就是去耦網(wǎng)絡(luò)所應該提供的目標去耦時間，而這個時間就是PDS通路上由串聯(lián)電感所引起的延時,。去耦網(wǎng)絡(luò)的目標延時TL［2］表達式為：

　　這個目標延時TL即為電感引入的電流延時,。式中L為回路中的串聯(lián)電感，I為平均電流,，△V是電感引起電源的電壓降,。為了保持及時連續(xù)的功率傳輸,，必須增加一個電容器網(wǎng)絡(luò)提供瞬時電流以減小經(jīng)過電感的電流。此時,，要求電容器網(wǎng)絡(luò)的最小去耦時間TC必須等于或大于功率傳輸延時：

　　TC≥TL（2）

　　如果已知電容網(wǎng)絡(luò)的去耦時間TC,，就可以估算出去耦網(wǎng)絡(luò)的總電容量［2］：

　　去耦網(wǎng)絡(luò)電容值已可以準確估算，以此選擇去耦電容的數(shù)量,、種類和位置,，使功率能夠及時連續(xù)地傳輸。

　　首先分析如何確定電容的數(shù)量,，即如何確定大電容和小電容的組合,。假設(shè)充滿電容器兩端被短接時兩端的電壓降△V（△V是IC電源的噪聲容限）的時間間隔是T△。對于給定的△V ,，T△與電容的串聯(lián)電感,、串聯(lián)電阻和電容值相關(guān)，隨著容值的增加這三個參數(shù)都是單調(diào)遞增［3］,。從電容器的數(shù)據(jù)手冊中可以查到,，電容的容值越大封裝越大，封裝越大寄生電感就越大,。因此,，對于給定的電容量和噪聲容限，使用多個小封裝的電容器比一個大容量的電容器更能有效提高電容器的供電速度［4］,。而在T△之后,，去耦電容器就不能繼續(xù)提供電荷，必須再次充電,。否則,，IC就會由于供電電壓下降太多而不能正常工作。這時就需要下一級電容器為IC提供電流,。依據(jù)工程實踐中的2倍原則,，去耦電容器最大的T△必須小于功率傳輸延時或者總?cè)ヱ顣r間的一半：

　　同時下一級電容的T△小于當前級電容的T△，如下式：

　　TΔ(i)<TΔ(i+1)≤2TΔ(i)（5）

　　對于上述約束條件,，通過示例可以很容易理解,。假設(shè)最快的電容器（即第一級電容器）選為22 nF，那么第二級電容器就應該選為47 nF,，第三級電容器為0.1 μF,。這時應為47 nF電容的T△小于22 nF電容器T△的兩倍。如果總的去耦時間為1 μs,，那么最高級別電容器的T△應小于0.5 μs［5］,。在上述分析的基礎(chǔ)上可以得出如下結(jié)論：當一個電容器的頻率響應開始下降時，另一個電容器的頻率響應開始起作用,，所以能在多個十倍頻程范圍內(nèi)保持很低的AC阻抗,。圖3是電容器阻抗與頻率的關(guān)系,，給出了采用多個并聯(lián)電容器的優(yōu)點，在低頻段大的電容器提供低阻抗的接地通路,；在高頻段小的電容器提供低阻抗的接地通路,。圖4是依據(jù)以上規(guī)則設(shè)計的某智能便攜式設(shè)備在通話狀態(tài)下實測核電源紋波波形，紋波完全滿足該電源的噪聲容限,。

　　另一方面,，去耦網(wǎng)絡(luò)在PCB中相對于IC的位置也非常重要，這在大量的工程實踐中已被證明,。電容應按照其容量和封裝依次由小到大靠近電源IC管腳放置,。如圖5所示?？拷麵C一圈是封裝最小的0201電容,，然后是封裝為0402的電容。

2防串擾的PDS返回路徑設(shè)計

　　在智能便攜式設(shè)備的PCB設(shè)計過程中,，設(shè)計人員更多關(guān)注的是射頻信號,、時鐘信號和音頻模擬信號等，把所有精力都放在這些信號的設(shè)計上,，想盡一切辦法對這些信號實施保護隔離等措施,，很少去關(guān)注信號實際的返回路徑。這樣的設(shè)計使同步開關(guān)噪聲（SSN）通過PDS傳播成為可能,。尤其是電源/地平面常常作為其他信號的參考平面和返回路徑,，使設(shè)計不合理的電源/地平面就成為噪聲傳播的主要途徑［6］。以GSM制式的手機為例,，音頻信號的返回路徑必須重點關(guān)注,，在一些極端情況下，甚至需要將音頻信號的返回路徑單獨設(shè)計,，以粗線的形式返回基帶IC的音頻GND引腳,，再通過單點的方式接到整層的地平面上。如圖6,、圖7所示為某智能便攜式設(shè)備PCB上的單點設(shè)計中第四層完整地平面上的單點接地。

　　因此,，避免SSN通過PDS傳播,，需要從以下三個方面設(shè)計PDS。

　　2.1設(shè)計完整的地平面以減少返回路徑的不連續(xù)

　　對于理想的傳輸線而言,，返回電流分布在信號電流正上方或正下方的參考平面上,，信號電流和返回電流接近布線可減小整個回路的阻抗，從而使信號能高質(zhì)量地傳輸,，簡言之,，即電流總是以阻抗最小的回路流動［4］,。對于便攜式設(shè)備系統(tǒng)而言，高頻率導致的高感抗使得回路電感變得更為重要,，應該保證盡量低的回路電感,，使返回路徑連續(xù)。如圖8所示,，返回路徑出現(xiàn)不必要的分割,，使電源適配器的返回路徑不連續(xù)，造成回路面積增大,，形成返回路徑的阻抗突變,，返回電流在阻抗不連續(xù)的地方激起較大的電壓波動。這在智能便攜式設(shè)備系統(tǒng)上表現(xiàn)出的問題就是設(shè)備在做插適配器ESD測試時出現(xiàn)重啟,。解決類似不連續(xù)問題的最好方法是：盡最大努力減少PCB的表層布線,，使表層GND平面完整、連續(xù),。大量的實踐表明,，完整的平面是最理想的返回路徑，但在實際的設(shè)計中一些非理想的互連是很難避免的,，這需要在設(shè)計中根據(jù)實際情況進行權(quán)衡,。

　　2.2特殊電源返回路徑避免與敏感信號回路重疊

　　在智能便攜式設(shè)備PCB這種高密度的互連系統(tǒng)中，避免各個信號走線之間的串擾也是系統(tǒng)噪聲控制的一項主要內(nèi)容,。在這種多走線互聯(lián)結(jié)構(gòu)中,，走線之間的容性串擾和感性串擾可能導致信號的不完整［9］。當多條走線共用返回路徑時,，感性串擾將表現(xiàn)得非常突出,，特別是當多條信號同時切換時，將導致嚴重的返回路徑噪聲,，這種噪聲嚴重時可導致系統(tǒng)間斷性故障［8］,。因此，像DCDC一類干擾非常大的電源,，返回路徑必須嚴格控制［7］,。在智能便攜式設(shè)備的研發(fā)過程中，開關(guān)頻率串擾到射頻載波上的情況非常普遍,。這類問題主要從以下幾個方面來解決：（1）DCDC電源在PCB的位置遠離射頻模塊,、音頻模塊和模擬器件等，可以將開關(guān)電源模塊單獨放在一個屏蔽腔內(nèi),。（2）縮短返回路徑,，針對開關(guān)頻率添加去耦電容旁路噪聲，使開關(guān)噪聲通過最短路徑返回電源。（3）返回路徑單點接地,，避免與其他信號共用返回路徑,，最大程度地減小串擾的發(fā)生。

　　以圖9的BUCK電路為例,，分析開關(guān)電路中di/dt在電流傳輸路徑中的危害及解決方法,。開關(guān)閉合充電的過程中，通過開關(guān),、電感,，然后是輸出電容，最后又通過地流回輸入電容,。在放電過程中,，電感迫使電流通過輸出電容、地,、續(xù)流二極管,，然后流回電感。充放電的過程中會出現(xiàn)續(xù)流二極管路徑電流不連續(xù)的情況,，出現(xiàn)陡峭的邊緣［8］,。因此，理想的解決辦法是將二極管的陽極直接聯(lián)到輸入電容的接地端,，強制地電流連續(xù)流通,，使GND回流電流等同于電感電流，顯著降低充放電過程中通過續(xù)流二極管的di/dt變化,。

　　2.3平面PDS設(shè)計

　　PCB電路向高密度發(fā)展的總趨勢是采用平面電源總線,，參考平面是PCB中完整的薄銅片，其在智能便攜式設(shè)備PCB設(shè)計中作用極為重要,。如果沒有設(shè)計良好的參

　　考平面,，就不可能獲得高性能而又符合EMI要求的智能便攜式設(shè)備產(chǎn)品。好的電源/地平面的設(shè)計能使便攜式設(shè)備系統(tǒng)得到很好的功率傳輸［10］,，同時還起到提高信號完整性和控制EMI的作用,。良好的平面PDS設(shè)計有以下優(yōu)點：（1）為PCB上所有器件提供一個在很高頻率范圍內(nèi)干凈穩(wěn)定的參考電壓。（2）為高速信號提供一條低阻抗的返回路徑,，從而使高速信號傳輸成為可能,，保證高速載波在PCB上傳輸。射頻信號一般以微帶線或帶狀線完成在PCB上的走線,，返回電流位于信號線的正下方以獲得最小回路阻抗,。（3）為高速信號提供最小的返回路徑，減小了回路面積和阻抗,，從而減小回路的輻射。

　　總之，平面PDS設(shè)計為電流提供了一條低阻抗電流通路,，這種低阻抗通路提高了功率傳輸?shù)男?、高速信號傳輸?shù)馁|(zhì)量并減小了高速信號的EMI問題。

3結(jié)論

　　筆者以多年從事智能便攜式設(shè)備PCB設(shè)計工作的基礎(chǔ)上,，從多個角度深入分析和研究了智能便攜式設(shè)備PCB電源傳輸系統(tǒng)（PDS）的設(shè)計方法,，提出了由PDS設(shè)計不當導致的電流不能及時傳輸和其他信號不完整問題的解決方法。同時本文所述的方法經(jīng)過了大量實踐檢驗,，解決了大量工程實踐中遇到的問題,，如文中提到的感性不連續(xù)問題、PDS串擾耳機信號和開關(guān)電源供電不足等問題,。該方法為智能便攜式設(shè)備PCB板PDS設(shè)計和研究提供了一個新的方向,。設(shè)計規(guī)則簡單易懂。在設(shè)計之初,，再結(jié)合Cadence仿真工具能得到更好的設(shè)計效果,。該方法可以有效地運用于PDS的綜合設(shè)計。

參考文獻

　?。?］ SWAMINATHAN M,， EGEENGIN A.芯片及系統(tǒng)中的電源完整性建模與設(shè)計［M］.李玉山，張木水,，等譯.北京：電子工業(yè)出版社,，2009.

　　［2］ 張木水,，李玉山.信號完整性分析與設(shè)計［M］.北京：電子工業(yè)出版社,，2010.

　　［3］ HOWARD J,， GRAMAM M．高速數(shù)字設(shè)計［M］．沈立,，朱來文，陳宏偉,，等譯．北京：電子工業(yè)出版社,，2004．

　　［4］ Li Mike Peng.高速系統(tǒng)設(shè)計：抖動,、噪聲與信號完整性［M］.李玉山,，潘健，等譯.北京：電子工業(yè)出版社,，2009.

　?。?］ LAI Q T, MAO J F, ZHANG M S. Compensation design for DC blocking Multilayer Ceramic Capacitor (MLCC) in highspeed applications［J］. IEEE Transactions on Components Packaging and Manufacturing Technology, 2011,1(5):742-751.

　　［6］ ZHANG M S, MAO J F. Power noise suppression using powerandground via pairs in multilayered printed circuit boards［J］. IEEE Transactions on Components, Packaging and Manufacturing Technology, 2011,1(4):374-385.

　?。?］ ZHANG M S, MAO J F. A new systematic method for the modeling, analysis, and design of highspeed power delivery networks by using distributed port［J］. IEEE Transactions on Microwave Theory Techmques, 2010,58(11):2940-2951.

　?。?］ ZHANG M S, LI Y S, LI L P. Analyze and design highspeed power delivery networks using new multiinput impedances in printed circuit boards［J］. Microware Theory Techniquces.IEEE Transactions on, 2009,57（7）：1818-1831.

　　［9］ 劉婷婷，鄧豹,，韓嫚莉．電源完整性測試［J］．微型機及應用,，2015，34(8)：29-31．

　?。?0］ 劉天翔,，鄒曉漁，戴錢坤．基于UCC29002的電源均流電路設(shè)計［J］.電子技術(shù)應用,，2012,，38(1)：48-50.