0 引言

    隨著全球?qū)Ш较到y(tǒng)的快速發(fā)展和廣泛應(yīng)用,，對于衛(wèi)星導(dǎo)航信號模擬器的研究也不斷升溫,。作為衛(wèi)星導(dǎo)航信號體制的研究以及多模衛(wèi)星導(dǎo)航接收機開發(fā)和驗證的重要工具，多模衛(wèi)星信號模擬器一直以來都是導(dǎo)航領(lǐng)域的研究重點和熱點,。但由于導(dǎo)航系統(tǒng)中國起步較晚,，國內(nèi)多模導(dǎo)航信號模擬器與國外仍有較大差距^[1]。

    目前,，世界上存在的全球衛(wèi)星導(dǎo)航系統(tǒng)(Global Navigation Satellite System,，GNSS)有：GPS系統(tǒng)、GLONASS系統(tǒng),、北斗衛(wèi)星導(dǎo)航系統(tǒng)和Galileo系統(tǒng),。BD2/GPS/Galileo/GLONASS組合導(dǎo)航系統(tǒng)在很大程度上能夠克服單一系統(tǒng)的局限性，使用戶能夠獲得更精確,、更可靠的標(biāo)準(zhǔn)定位服務(wù),，能承擔(dān)許多單一系統(tǒng)所不能完成的任務(wù)。但GNSS多系統(tǒng)模擬器的研制占用大量的硬件資源,，因而提出一種多板卡信號同步方式實現(xiàn)多模衛(wèi)星信號模擬器的設(shè)計,，設(shè)計靈活并有效降低硬件平臺及芯片引起的個體性差異，對于GNSS多模衛(wèi)星信號模擬器的設(shè)計和實現(xiàn)具有重要意義,。

1 系統(tǒng)總體架構(gòu)

    本文所設(shè)計的多板卡多模衛(wèi)星導(dǎo)航信號同步系統(tǒng)主要由FPGA,、DSP,、高速A/D轉(zhuǎn)換模塊、射頻上變頻模塊構(gòu)成,。系統(tǒng)總體架構(gòu)如圖1所示,。

    如圖1所示，系統(tǒng)總體架構(gòu)主要由主板卡和副板塊兩部分構(gòu)成,，主板卡負責(zé)生成GPS L1和BD2 B1B2B3頻點信號,，副板卡負責(zé)生成GLONASS G1頻點信號。整個系統(tǒng)啟動前,，上位機先給兩塊板卡下發(fā)原始數(shù)據(jù),，兩塊DSP分別根據(jù)上位機的數(shù)據(jù)進行初始化并初始化FPGA。初始化工作完成后,，副板卡FPGA將生成的GLONASS G1中頻信號,、時鐘以及相應(yīng)控制信號通過源同步方式傳給主板卡FPGA。主板卡FPGA完成對GLONASS G1中頻數(shù)據(jù)的異步接收和同步處理,，并與本地生成的GPS/BD2中頻信號同步輸出至四路高速D/A轉(zhuǎn)換電路，最后通過4個上變頻模塊分別將中頻信號上變頻至標(biāo)稱頻率的射頻信號,，并通過接收機進行驗證,。

2 系統(tǒng)主要硬件電路設(shè)計

2.1 基帶板電源電路設(shè)計

    電源部分是系統(tǒng)的重要組成部分，是后級電路穩(wěn)定工作的保障,。本文選用TI公司的LMZ10504TZADJ作為直流電源轉(zhuǎn)換芯片,。LMZ10504TZADJ是一款高度集成化芯片，轉(zhuǎn)化效率高達96%,，應(yīng)用在苛刻環(huán)境的同時,，能有效抑制系統(tǒng)發(fā)熱。電源電路原理圖如圖2所示,，此芯片可以將前級提供的直流5 V電源轉(zhuǎn)換為穩(wěn)定的3.3 V,、1.2 V電壓值，分別為后級FPGA和DSP等ASIC芯片提供穩(wěn)定的IO口電壓,、內(nèi)核電壓,。

2.2 D/A轉(zhuǎn)換模塊電路設(shè)計

    數(shù)模轉(zhuǎn)換器是將數(shù)字中頻信號轉(zhuǎn)化為中頻模擬信號的關(guān)鍵器件，對生成的中頻模擬信號質(zhì)量和精度具有重大影響,。本文選用AD9742來實現(xiàn)數(shù)字中頻信號的數(shù)模轉(zhuǎn)換功能,。AD9742是一款單芯片、轉(zhuǎn)換精度為12 bit,、轉(zhuǎn)換速率高達165 MS/s的數(shù)模轉(zhuǎn)換器,，片內(nèi)集成了基準(zhǔn)電壓源和采樣保持放大器，具有出色的轉(zhuǎn)換性能,。此模塊的主要功能是對前端FPGA輸出的中頻信號進行采樣與數(shù)模轉(zhuǎn)換,，并將輸出模擬中頻經(jīng)放大器送給射頻模塊,。前端FPGA輸出數(shù)字中頻信號最大頻率為24.42 MHz，因此本系統(tǒng)將D/A采樣時鐘設(shè)置為112 MHz,，足夠滿足性能要求與系統(tǒng)功能,。圖3為D/A轉(zhuǎn)換模塊電路原理圖。

2.3 上變頻模塊設(shè)計

    本系統(tǒng)的上變頻芯片采用Analog Devices 公司生產(chǎn)的ADRF6755,，它是一款可編程衰減,、高集成度的正交混頻器，輸出頻率范圍為100 MHz~2 400 MHz,，分辨率為1 Hz,。用戶通過SPI總線或者I²C接口總線來控制芯片內(nèi)寄存器，本設(shè)計通過51系列單片機SPI總線方式對芯片進行配置,，產(chǎn)生要求的本振頻率,，與中頻信號進行混頻。該模塊控制電路原理圖如圖4所示,。

3 系統(tǒng)關(guān)鍵程序設(shè)計

3.1 源同步接口設(shè)計

    在高速I/O接口設(shè)計中,，為了便于數(shù)據(jù)同步，提高數(shù)據(jù)的傳輸頻率,，接口電路都是在發(fā)送端將數(shù)據(jù)和時鐘同步傳輸,，在接收端使用時鐘恢復(fù)電路，重新使數(shù)據(jù)與時鐘同步,，該電路就是源同步接口電路^[2],。其示意圖如圖5所示。

    在高速接口的傳輸數(shù)據(jù)的過程中,，必然會出現(xiàn)數(shù)據(jù)傳輸延時(T_pcb)與源時鐘偏斜(T_skew)的問題,，如圖6所示，須對發(fā)射,、接收端寄存器進行必要的時序約束,，使其滿足建立(setup)和保持(hold)時間余量，這是保證數(shù)據(jù)的穩(wěn)定傳輸關(guān)鍵^[3],。

    在Quartus II軟件用自帶的靜態(tài)時序分析工具TimeQuest Timing Analyzer（STA）對本設(shè)計進行時序分析和約束,，經(jīng)過約束后最后分別得出發(fā)送、接收端最差路徑的建立和保持余量,，余量均為正值,，符合時序要求。

3.2 中頻信號同步程序設(shè)計

    本系統(tǒng)中FPGA是中頻數(shù)據(jù)傳輸與同步控制的核心器件,。數(shù)據(jù)由從板卡傳輸?shù)街靼蹇?，遇到了跨時鐘的問題，主板卡與從板卡時鐘為同頻不同相的兩個異步時鐘。不可避免地要完成數(shù)據(jù)在不同時鐘域的傳遞,，在兩個時鐘域的交界處,，會采用異步FIFO對異步時鐘域進行隔離，解決跨時鐘域的問題^[4-5],。

    本設(shè)計異步FIFO的IP核是通過Quartus II軟件的宏功能模塊完成對異步FIFO核進行參數(shù)化配置,。在Quartus II 13.0版本軟件中的tools菜單中打開Megawizard調(diào)出異步FIFO核配置界面進行配置^[6]。FIFO核的數(shù)據(jù)寬度選擇8 bit,，并且配置成異步模式,，使用副板卡的時鐘對FIFO進行寫操作，用主板卡的時鐘對FIFO進行讀操作,，同時寫使能也是由副板卡得到,，使得寫使能、寫時鐘以及中頻數(shù)據(jù)是在副板卡的時鐘沿下跳變,，而讀使能,、讀時鐘是由主板卡進行控制，由此完成對FIFO的異步寫同步的操作,。在FPGA程序設(shè)計中的同步做了兩層,，第一層是復(fù)位同步，第二層是啟動同步,，以此克服跨時鐘域數(shù)據(jù)不同步的問題,，保證數(shù)據(jù)的穩(wěn)定可靠傳輸。

    復(fù)位同步是兩塊DSP的RES1和RES2信號分別要傳給兩塊FPGA,，在兩塊FPGA內(nèi)部相與(RES1 && RES2)之后產(chǎn)生的RES作為兩塊FPGA的總復(fù)位信號。啟動同步是指兩塊FPGA都收到相應(yīng)DSP下發(fā)的啟動脈沖,，然后副板卡將這個啟動脈沖傳給主板卡,，主板卡把本地啟動脈沖和副板卡的啟動脈沖作相與，并與主機的主時鐘同步處理后,，再把這個同步后的啟動脈沖傳給副板卡FPGA,，在副板卡FPGA作同步處理后作為副板卡的啟動信號，并將這個啟動信號,、副板卡時鐘以及中頻信號一起傳給主板卡,，分別作為主板卡FPGA內(nèi)緩存副板卡中頻信號FIFO的寫使能、寫時鐘和數(shù)據(jù),，這3個信號都同時在從機主時鐘沿下跳變,，均為同步信號。

    FPGA程序設(shè)計時序圖如圖7（a）所示,；由FPGA產(chǎn)生送給DSP以實時更新數(shù)據(jù)的8ms中斷脈沖如圖7（b）所示（沿1為主板卡,，沿2為副板卡）；主板卡FPGA通過在線邏輯分析儀觀察的兩板卡中頻數(shù)據(jù)的對齊、同步情況如圖7（c）所示,，其中IF_DATA_I_test_IN[7:0]是從從板傳到主板的中頻信號,，IF_DATA_I_test是主板本地的中頻信號，二者是進FIFO之前的數(shù)據(jù),，相應(yīng)的IF_DATA_I_test_IN_fifo_out和IF_DATA_I_test_fifo_out分別是經(jīng)過異步FIFO同步后的副板卡中頻信號和主板卡中頻信號,。為了方便比較，兩基帶板卡均生成GPS L1頻點信號,，傳輸并對比GPS L1頻點的中頻信號,，通過主板卡和副板卡的進FIFO前和出FIFO后的中頻數(shù)據(jù)對比可以看出，從FIFO出來后,，數(shù)據(jù)已經(jīng)完全對齊,，最終實現(xiàn)了兩板卡中頻數(shù)據(jù)的對齊并在主板卡的時鐘沿下同步輸出，實現(xiàn)了中頻信號同步設(shè)計的預(yù)期,。

4 測試結(jié)果分析

    本系統(tǒng)主板卡生成GPS L1,、BD2 B1B2B3四頻點信號，副板卡生成GLONASS G1頻點信號,，通過NovAtel接收機進行組合定位測試,，測試模擬北京坐標(biāo)（40°00′00″ N，116°00′00″ E,，高度50 m）,，NovAtel定位結(jié)果的經(jīng)、緯,、高誤差均在2 m以內(nèi),，達到了本系統(tǒng)設(shè)計的目標(biāo)。圖8為測試結(jié)果分析圖,。

5 結(jié)束語

    為了滿足當(dāng)前多模多頻點衛(wèi)星導(dǎo)航接收機實現(xiàn)組合定位研制的需求與在同一板卡上實現(xiàn)多模多頻點模擬器系統(tǒng)難度大的問題,，本文提出了一種多板卡間中頻信號傳輸與信號同步的方法，實現(xiàn)多模多頻點衛(wèi)星信號模擬器系統(tǒng)的融合,，并對系統(tǒng)實際應(yīng)用功能及穩(wěn)定性進行了測試,。結(jié)果表明，該系統(tǒng)設(shè)計靈活,，能穩(wěn)定產(chǎn)生多系統(tǒng)多頻點的衛(wèi)星信號,，并通過NovAtel接收機測試，實現(xiàn)定位,，可用于多系統(tǒng)多頻點GNSS接收機的研制與驗證,，有效降低研制成本與研制周期。此外,，該儀器設(shè)備也可應(yīng)用于GNSS信號體制的研究,，具有廣闊的應(yīng)用前景,。

參考文獻

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[4] 謝郁潔.基于FPGA的核間高速接口的設(shè)計與驗證[D].成都：電子科技大學(xué),，2014.

[5] 常勝,，黃啟俊．基于異步FIFO實現(xiàn)不同時鐘域的間的數(shù)據(jù)傳遞的設(shè)計[J].電子設(shè)計應(yīng)用,，2004（8）：57-59.

[6] Altera SCFIFO and DCFIFO IP cores user guide.Document Version 1.0[Z].2014.

作者信息：

姜東方1,，2，紀元法1,，2,，孫希延1，2

（1.桂林電子科技大學(xué) 信息與通信學(xué)院,，廣西 桂林541004,；2.廣西精密導(dǎo)航技術(shù)與應(yīng)用重點實驗室，廣西 桂林541004）