0 引言

    目前大部分的SoC是混合信號設(shè)計,，混合信號驗證成為了SoC成功的重要一環(huán)?；旌闲盘栻炞C的挑戰(zhàn)主要包括：產(chǎn)生和驗證行為級模型,、晶體管級仿真速度不夠快、缺少混合信號VIP,、驗證功耗目標(biāo)等,。本文將分別介紹行為模型產(chǎn)生和數(shù)字為主的混合信號驗證方法學(xué)^[1]。

1 KW41設(shè)計

    KW41是一款超低功耗,、高集成度的單芯片多協(xié)議無線通信MCU, 它集成了2.4 GHz收發(fā)器,，同時具備BlueTooth Low Energy(BLE) V4.2 和IEEE 802.15.4射頻連接功能，內(nèi)核采用ARM Coretex M0+,，F(xiàn)lash容量高達512 KB,，SRAM容量128 KB，具備硬件加密模塊,，擁有豐富的外設(shè)接口,。KW41 主要的應(yīng)用包括：安保和近距離、醫(yī)療,、智能家居,、遙控?zé)o鑰門禁,、遠程遙控、信標(biāo)等,。KW41是有NXP蘇州研發(fā)中心獨立完成的項目,，包括頂層設(shè)計、驗證,、后端,、測試設(shè)計。KW41獲得了NXP 2016年度第四季度產(chǎn)品獎,， 該獎項在NXP全球每季度只有一個,。圖1為KW41的設(shè)計圖。KW41為NXP吸引了眾多客戶,，創(chuàng)造了巨大的效益,。KW41項目使用了先進的混合信號驗證方法，在項目流片之前能夠及時發(fā)現(xiàn)設(shè)計的問題,， 流片前提供了信心,，充分保證了KW41能夠一次流片成功。

2 用Schematic Model Generator創(chuàng)建行為級模型

    在傳統(tǒng)驗證流程中,，模擬設(shè)計是由行為級模型來表征的,，行為級模型包括：傳統(tǒng)數(shù)字模型、VerilogAMS模型,、wreal模型,、Verilog、SV nettype模型等^[2-3],。模型的創(chuàng)建者需要有一定的語言基礎(chǔ),，建模工作對模擬設(shè)計師提出了挑戰(zhàn)。一直以來,，模擬設(shè)計師都期待一款圖形化的建模工具,，Cadence schematic model generator(簡稱SMG)就是一款這樣的工具。SMG是基于virtuoso界面,，通過創(chuàng)建模型電路圖, 一鍵自動生成行為級模型,。行為級模型包括Verilog模型、VerilogAMS模型,、wreal模型等,，模型電路圖需要使用building blocks（簡稱BBT）來構(gòu)建，類似搭積木的概念,。SMG針對的用戶是缺少建模語言的模擬設(shè)計師,。SMG提供了基本和高級的BBT，幫助用戶構(gòu)建模型電路圖,，模型電路圖在不同設(shè)計之間可以復(fù)用,。SMG生成的模型是完全開放的，可以使用第三方的仿真器仿真,。SMG提供了160種BBT, 包括模擬功能,、數(shù)字功能、算數(shù)功能,、信號轉(zhuǎn)換功能等,。wreal模型的雙向傳輸門可實現(xiàn)雙向通信功能。wreal模型是最適合數(shù)字為主的微控制器的模型,，KW41設(shè)計中大量使用了wreal模型,。

    建模的第一步就是端口類型的聲明，連接到數(shù)字模塊的端口應(yīng)該聲明成logic類型,，連接到模擬模塊的端口應(yīng)該聲明成wreal類型或者electrical類型,，這樣可以避免插入互聯(lián)模塊。圖2為SMG的工作流程,。

    多層次建模是建模中一個重要的方面,，全部打平的一層建模很難保證模型和電路圖的一致性，電路圖更新以后,，模型維護難度增大,。圖3是多層設(shè)計理念。在模擬設(shè)計中需要提出多層次設(shè)計的要求,，自上而下分別是L2層,、L1層和L0層，只有L0層允許有基本的單元,，L1,、L2都是symbol和symbol的互聯(lián)。SMG支持多層次建模,。

    模型需要對電壓進行檢測,，成為功率感知建模。比如對于時鐘模塊,，當(dāng)輸入電壓低于0.6 V時,，時鐘輸出0；當(dāng)輸入電壓大于0.6 V且小于0.9 V時,，時鐘輸出x,；當(dāng)輸入電壓大于0.9 V且小于1.3 V時，時鐘輸出是一個周期性的時鐘信號,。對于輸入電壓的檢測,，可以滿足實現(xiàn)低功耗驗證的需要。

    模型內(nèi)建自測試需求,。對于模擬設(shè)計來說,，可能對于輸入信號有具體的要求,，比如2個輸入信號同時為高是不允許的，內(nèi)建的自測試可以幫助驗證工程師發(fā)現(xiàn)來自數(shù)字部分的錯誤設(shè)計,。

3 數(shù)字為主的混合信號設(shè)計驗證流程

    微控制器是典型的數(shù)字為主的混合信號設(shè)計,，包括混合信號設(shè)計，如ADC,、DAC,、時鐘、射頻模塊,、電源管理模塊等,。微控制器的混合信號驗證流程包括基于wreal模型的數(shù)字仿真、混合模式的數(shù)?；旌戏抡?、全芯片的晶體管級仿真。

3.1 混合模式的數(shù)?；旌戏抡?/strong>

    基于wreal模型的數(shù)字仿真使用Metrix driven驗證方法學(xué),，用wreal模型代表模擬設(shè)計，目標(biāo)是發(fā)現(xiàn)數(shù)字設(shè)計的問題,。模擬設(shè)計的仿真是在單獨的模擬仿真環(huán)境中進行,，端口加的是靜態(tài)的激勵，通過運行各種corner的仿真來發(fā)現(xiàn)模擬設(shè)計的問題,。通常數(shù)字和模擬關(guān)系十分緊密,，有反饋的環(huán)路，由于wreal模型的局限性,，模型不是100%精準(zhǔn),，基于wreal模型的數(shù)字仿真和模擬模塊的晶體管級仿真都不能滿足復(fù)雜SoC設(shè)計的要求。為實現(xiàn)既使用來自數(shù)字設(shè)計的激勵,，又能夠達到晶體管級仿真的精度^[4],，就需要混合模式的數(shù)模混合仿真^[5],。

    KW41項目的混合模式的數(shù)?；旌戏抡媸窃赟oC驗證環(huán)境中完成的，是基于命令行方式的仿真,。首先要制定詳細的混合模式數(shù)模仿真計劃,，根據(jù)計劃編寫測試向量，對于仿真的結(jié)果,，使用了自動化檢測的方法,，包括模擬斷言、靜態(tài)動態(tài)模擬檢測等方法,。這樣可以在設(shè)計的不同階段多次運行所有仿真激勵,，自動化得到仿真結(jié)果,，不是依靠人工檢測波形的方法。以上電序列驗證為例,，設(shè)計中包括3個關(guān)鍵電壓輸入,，每個電壓域的上電先后順序和上電快慢都沒有明確的要求。綜合考慮各個電壓的范圍,，上電先后快慢因素，3個電壓域的上電關(guān)系有幾十種組合情況,，所有的模擬斷言會在上電過程中檢測所有模擬模塊的行為,，對于錯誤的行為會及時報錯，有效地發(fā)現(xiàn)了模擬設(shè)計中相關(guān)的問題,，這些問題在單模擬模塊的晶體管級仿真中無法發(fā)現(xiàn)^[6],。

    alwas @(ref_clka)

    begin

        vdd_lv_core_out=$cgav("testbench.top.alwayson_

                domain.m4_core_driver.vddlv","potential");

            pmc_isnk_2u=$cgav("testbench.top.alwayson_

                domain.pmc_core_ln28fdsoi.REFBIAS.reg_isnk_2u_ztc_0","flow");

        core_vdddig_1p8_current = $cgav("testbench.top.

      alwayson_domain.pmc_core_ln28fdsoi.vdddig_1p8","flow");

    end

    average #(.id("core_vdddig"))  monitor_core_vdddig

                (.in(core_vdddig_1p8_current),.clka(`CLKA));

    這是模擬斷言的一個例子，用$cgav可以拿到模擬電路內(nèi)部截點電壓和電流的值,，可以用system verilog assertion來檢測這些電壓電流,。Average函數(shù)可以算出電流的平均值。

    模擬assert是Cadence混合仿真中測模擬電路的一個重要特性,。在圖4的設(shè)計中,，來自bandgap的vref連接給一個模擬開關(guān)。圖5中pmos的襯底vdd來自adc regulator是關(guān)閉的,，這違反了v(d,b)<0.3的規(guī)則,，導(dǎo)致bandgap vref下降。Assertion 代碼：

    assert_vds assert sub=psvt33 expr="(v(d,s)>0.3)"

    assert_vdb assert sub=psvt33 expr="(v(d,b)>0.3)"

    生成的log文件：

    Warning from aps at time=10.5469 us during transient analysis `tran'.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

                ANATOP.Ilf_sys.IADC.IADCQ.dac.I17.I0.MP:

            Expression `(v(d,b)>0.3)' is getting true.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

        ANATOP.Ilf_sys.IADC.IADCI.dac.I17.I0.MP:

        Expression `(v(d,b)>0.3)' is getting true.

    Circuit check也可以用來檢測模擬電路,，針對APS, XPS仿真器分別提供了不同的檢測語法,。Static check在仿真開始之前進行檢測，dynamic check整個瞬態(tài)分析過程中持續(xù)檢測,，最終結(jié)果為XML格式文件,，可用瀏覽器查看。目前常用的是high impedance node,、高阻截點檢查,、leakage path檢查、floating node induced leakage path,。

3.2 用XPS MS做全芯片晶體管級仿真

    混合模式晶體管級仿真中,，數(shù)字設(shè)計是由RTL代碼來表征，由于使用了CPF流程,，綜合以后會插入level shifter,、isolation等單元，這些在RTL階段是不可見的,。為了更精準(zhǔn)仿真整個芯片的上電和進出低功耗模式的功能,，需要在流片之前進行全芯片晶體管級仿真,。使用Cadence XPS MS仿真工具。

    全芯片晶體管級仿真流程：產(chǎn)生全芯片網(wǎng)表,，轉(zhuǎn)換模擬CDL網(wǎng)表到spice網(wǎng)表格式,，產(chǎn)生SRAM verilogA模型，把C代碼轉(zhuǎn)成hex文件加載進入SRAM模型,，加模擬激勵,，用XPS仿真，存儲波形,，使用circuit check檢測電路,。

3.3 混合模式仿真發(fā)現(xiàn)問題分析

    圖6是混合模式數(shù)模混合仿真中發(fā)現(xiàn)的問題,。27%的數(shù)字控制問題是指由于數(shù)字控制錯誤導(dǎo)致的模擬設(shè)計的錯誤,，例如當(dāng)LDO和DCDC同時工作時，LDO輸入應(yīng)該比DCDC更低,，由于數(shù)字的錯誤控制,，出現(xiàn)了相反的情況。23%的模擬內(nèi)部控制錯誤指的是模擬設(shè)計中的問題,，如ADC外部參考電壓選擇電路錯誤,，導(dǎo)致無法使用外部參考電壓。18%模擬模塊互聯(lián)錯誤指的是單個模擬模塊功能正確,，但是互聯(lián)以后功能不正確,，例如LDO輸出的參考電壓連接給IO regulator，當(dāng)IO regulator打開之后,，LDO參考電壓會出現(xiàn)上升,，從而導(dǎo)致芯片產(chǎn)生低電復(fù)位。

4 結(jié)論

    在本項目中,，數(shù)字驗證工程師基于SMG產(chǎn)生的wreal模型發(fā)現(xiàn)了大量數(shù)字設(shè)計的問題,，wreal模型大大提高了仿真效率?；旌夏Ｊ降臄?shù)?；旌戏抡姘l(fā)現(xiàn)了模擬模塊互聯(lián)、數(shù)字和模擬交互等方面的問題,，以及多電壓域,、漏電等問題，全芯片晶體管級仿真保證芯片可以正常上電,?；旌闲盘栻炞C方法學(xué)保證了芯片一次流片成功。

參考文獻

[1] Liang Chao.Mixed-signal verification methods for multi-power mixed-signal System-on-Chip(SoC) design[C].IEEE 10th Int.Conf.on ASIC，Oct,，2013：1102-1104.

[2] Wong Waisum,，Gao Xiaofang，Wang Yang,，et al.Overview of mixed signal methodology for digital full-chip design/verification[C].IEEE Proc.7th Int.Conf.on Solid-State and Integrated Circuits Technology,，2004：1421-1424.

[3] CHEN J，HENRIE M,，MAR M F,，et al.Mixed-signal methodology guide[M].Copyrighted Material，2012.

[4] Liang Chao,，F(xiàn)ang Zhou,，CHEN C Z.Method for analog mixed signal design verification and model calibration[C].China Semiconductor Technology International Conference(CSTIC)，2015：1340-1342.

[5] KUNDERT K.Principles of top-down mixed-signal design[EB/OL].The Designer′s Guide Community.(2003)[2017].http：//www.designers-guide.org/Design.

[6] Liang Chao,，Zhong Geng，Huang Song,，et al.UVM-AMS based sub-system verification of wireless power receiver SoC[C].IEEE 12th Int.Conf.on Solid-State and Integrated Circuit Technology,，2014：1108-1109.

作者信息：

梁  超1，2

（1.哈爾濱工業(yè)大學(xué) 航天學(xué)院,，黑龍江 哈爾濱150001,；2.恩智浦半導(dǎo)體蘇州研發(fā)中心，江蘇 蘇州215011）