《電子技術(shù)應(yīng)用》
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基于抗隨機(jī)性故障分析的高效率可測(cè)試設(shè)計(jì)方法
2017年電子技術(shù)應(yīng)用第8期
白宇峰,，呂寅鵬
(格羅方德半導(dǎo)體科技（上海）有限公司，上海201204)
摘要： 為了在提高芯片測(cè)試覆蓋率的同時(shí)減少生產(chǎn)測(cè)試時(shí)的測(cè)試向量，提出了一種基于對(duì)電路進(jìn)行抗隨機(jī)向量故障分析，進(jìn)而在電路中插入測(cè)試點(diǎn)，從而提供芯片的測(cè)試效率的方法,。實(shí)際電路的實(shí)驗(yàn)結(jié)果表明，使用了該方法的可測(cè)性設(shè)計(jì)，在不損失測(cè)試覆蓋率的情況下,，能夠有效地減少平均45.85%的測(cè)試向量，從而幫助設(shè)計(jì)者提高芯片的測(cè)試效率,。
中圖分類號(hào)： TN402
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.179006
中文引用格式： 白宇峰,，呂寅鵬. 基于抗隨機(jī)性故障分析的高效率可測(cè)試設(shè)計(jì)方法[J].電子技術(shù)應(yīng)用，2017,，43(8)：40-42.
英文引用格式： Bai Yufeng,，Lv Yinpeng. A method to achieve high test efficiency based on RRFA[J].Application of Electronic Technique，2017,，43(8)：40-42.
A method to achieve high test efficiency based on RRFA
Bai Yufeng,，Lv Yinpeng
GLOBALFOUNDRIES China(Shanghai) Co.，Ltd,，Shanghai 201204,，China
Abstract： To improve manufacturing test coverage as well as to reduce the test pattern volume, a method based on Random Resistant Fault Analysis(RRFA) is proposed. This method will improve the test efficiency by inserting test points in the circuit. The experimental results on real designs show that using this method effectively reduce test patterns by 48.85% without losing test coverage, which helps chip designer to improve test efficiency.
Key words : RRFA；DFT,；test point,；test coverage

0 引言

    隨著集成電路的發(fā)展，芯片中的集成邏輯大量增長(zhǎng),，若要提高芯片的生產(chǎn)測(cè)試覆蓋率,，則制造測(cè)試時(shí)必然需要大量的測(cè)試向量，圖1顯示了隨年份增長(zhǎng)的測(cè)試向量[1],。大容量的測(cè)試向量不僅僅延長(zhǎng)了在測(cè)試機(jī)臺(tái)上的測(cè)試時(shí)間,，最終也會(huì)影響芯片產(chǎn)品的上市時(shí)間。對(duì)現(xiàn)代芯片的可測(cè)性設(shè)計(jì)來(lái)說(shuō),，既保持芯片較高的測(cè)試覆蓋率,，又將測(cè)試向量的容量控制在合理的范圍內(nèi),，這將是一個(gè)很大的挑戰(zhàn)。

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1 自動(dòng)測(cè)試向量生成

    自動(dòng)測(cè)試向量生成(Automatic Test Pattern Generation,，ATPG)是應(yīng)用某種基于算法的軟件來(lái)生成向量和向量集合的過(guò)程,，被廣泛地應(yīng)用于基于故障或者結(jié)構(gòu)的向量生成[2，3],。 

1.1 ATPG流程

    ATPG通常包括向量生成和故障模擬兩部分,。

    圖2顯示了ATPG的基本過(guò)程：向量生成器從故障列表中選擇未被測(cè)試的故障，產(chǎn)生與之對(duì)應(yīng)的測(cè)試向量,，然后使用該向量進(jìn)行故障模擬,。若故障模擬成功，則保存該向量并將故障列表中的故障標(biāo)記為已測(cè)試,，最后輸出測(cè)試向量并得到測(cè)試覆蓋率,。

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1.2 隨機(jī)性向量生成

    ATPG一般使用兩種方法來(lái)生成測(cè)試向量：隨機(jī)性向量生成和確定性向量生成。通常來(lái)說(shuō),，ATPG會(huì)先生成少量的隨機(jī)性向量,，這些隨機(jī)性的向量能夠有效地覆蓋電路中的故障，然后再根據(jù)電路的特點(diǎn)產(chǎn)生確定性的向量,。確定性向量往往針對(duì)的是電路中的某幾個(gè)故障,，而隨機(jī)性向量則面對(duì)電路中的所有故障點(diǎn)。

    當(dāng)電路中的大多數(shù)故障能夠被隨機(jī)性向量所覆蓋,，那么只需要產(chǎn)生少量的確定性向量就能達(dá)到較高的測(cè)試覆蓋率,。因此，當(dāng)隨機(jī)性向量越有效,，確定性的向量也越少,，則測(cè)試所需要的總的向量則越少。

2 抗隨機(jī)性故障分析介紹

    抗隨機(jī)性故障分析（Random Resistant Fault Analysis,，RRFA）是Cadence公司測(cè)試工具提供的一項(xiàng)特性,，用于對(duì)電路進(jìn)行分析，發(fā)現(xiàn)電路中的抗隨機(jī)性結(jié)構(gòu)[4],。

2.1 抗隨機(jī)性電路分析

    抗隨機(jī)性電路結(jié)構(gòu)的特殊性在于存在多級(jí)與門（或門）的級(jí)聯(lián),，導(dǎo)致電路在測(cè)試模式下的邏輯可控性偏差，即邏輯0的可控性遠(yuǎn)大于邏輯1的可控性（或者相反）,。

    使用SCOAP[5]分析方法對(duì)圖3電路進(jìn)行分析,。假設(shè)電路的所有輸入的邏輯0和邏輯1 的可控性均為50%（A點(diǎn)C1=50%，B點(diǎn)C0=50%）,，通過(guò)逐級(jí)傳播后,，電路中的C點(diǎn)C1=0.2%，C0=99.8%。此時(shí)可以看出,，C點(diǎn)的邏輯0的可控性遠(yuǎn)大于邏輯1的可控性,，這意味著，在隨機(jī)性向量生成中,，C點(diǎn)將有99.8%的可能性被控制為邏輯0,。此時(shí)D點(diǎn)無(wú)論是SA0還是SA1都將難以被激活。同理分析,，由于多路選擇器的選擇端口邏輯0的可控性較高,，則邏輯錐E中的故障很難被傳播到下一級(jí)的寄存器用于被觀測(cè)，此時(shí)邏輯錐E中的邏輯的可觀測(cè)性大大降低,。

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    從以上的分析可知，當(dāng)使用隨機(jī)性向量來(lái)測(cè)試類似電路時(shí),，測(cè)試覆蓋率將會(huì)大大降低,，而為了激活該電路中的故障，則需要使用大量的確定性向量,，以保證測(cè)試覆蓋率,。

2.2 插入測(cè)試點(diǎn)

    為了解決隨機(jī)性向量在抗隨機(jī)性電路中失效的問(wèn)題，可以在電路中插入一定的測(cè)試點(diǎn),，從而平衡電路的可控性以及可觀測(cè)性,。

    一般地，如圖4中的3種電路常被用于插入測(cè)試點(diǎn),。圖4(a)為增強(qiáng)邏輯1可控性測(cè)試點(diǎn),，在測(cè)試模式下，當(dāng)需要控制A點(diǎn)為邏輯1時(shí),，可以通過(guò)掃描鏈將邏輯1掃描至該寄存器即可,。同理，圖4(b)為增強(qiáng)邏輯0可控性測(cè)試點(diǎn),；圖4(c)則為增強(qiáng)可觀測(cè)性測(cè)試點(diǎn),，用于在掃描測(cè)試時(shí)捕獲測(cè)試響應(yīng)。

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3 抗隨機(jī)性故障分析與測(cè)試點(diǎn)插入流程

3.1 電路測(cè)試向量分析與評(píng)估流程

    圖5顯示了電路測(cè)試向量分析與評(píng)估流程：使用綜合工具Genus對(duì)電路進(jìn)行綜合以及實(shí)現(xiàn)掃描電路的插入與連接,。將綜合后的網(wǎng)表文件寫出,。Modus工具將網(wǎng)表文件與ATPG標(biāo)準(zhǔn)單元庫(kù)導(dǎo)入，建立測(cè)試模式,，檢測(cè)測(cè)試電路結(jié)構(gòu)合法性,，對(duì)電路建立故障模型，生成測(cè)試向量,。當(dāng)生成的測(cè)試向量的數(shù)據(jù)量超過(guò)預(yù)期,，則可考慮進(jìn)行抗隨機(jī)性電路分析。

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3.2 抗隨機(jī)性故障分析與插入測(cè)試點(diǎn)流程

    圖6顯示了抗隨機(jī)性故障分析與測(cè)試點(diǎn)的流程。在對(duì)設(shè)計(jì)進(jìn)行邏輯綜合與掃描電路插入之后,，保存設(shè)計(jì)網(wǎng)表,。同時(shí)導(dǎo)出NoTP文件，用于告知工具避免在這些設(shè)計(jì)模塊中插入測(cè)試點(diǎn),。

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    此時(shí)調(diào)用Modus工具導(dǎo)入設(shè)計(jì)網(wǎng)表以及NoTP文件,，讓工具進(jìn)行抗隨機(jī)性故障分析，預(yù)估測(cè)試覆蓋率,，并生成測(cè)試點(diǎn)插入文件,。最后將測(cè)試點(diǎn)插入文件導(dǎo)入到綜合工具后，進(jìn)入測(cè)試點(diǎn)插入以及增量的掃描鏈插入,。

4 實(shí)驗(yàn)結(jié)果與分析

    為了檢驗(yàn)本文提出的設(shè)計(jì)方法與流程,，使用相同的設(shè)計(jì)流程對(duì)7個(gè)不同的設(shè)計(jì)進(jìn)行了實(shí)驗(yàn)。表1顯示了實(shí)驗(yàn)結(jié)果,。其中測(cè)試點(diǎn)一欄中顯示了設(shè)計(jì)中的寄存器的數(shù)量以及測(cè)試點(diǎn)與之的比例,。

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    從實(shí)驗(yàn)數(shù)據(jù)可知，對(duì)于不同的設(shè)計(jì)來(lái)說(shuō),，在不損失測(cè)試覆蓋率的情況下,，使用了抗隨機(jī)性故障分析方法，在插入測(cè)試點(diǎn)不超過(guò)2%的條件下,，測(cè)試向量數(shù)據(jù)最高減少了86.28%,，最低減少了20.83%，平均減少了45.85%,。

5 結(jié)論

    本文介紹了一種基于抗隨機(jī)性故障分析的可測(cè)性設(shè)計(jì)方法,，使用Cadence工具M(jìn)odus對(duì)電路分析得到測(cè)試插入點(diǎn)，在插入測(cè)試點(diǎn)的電路上生成測(cè)試向量,，向量數(shù)據(jù)量平均減少了45.85%,。由此說(shuō)明，該方法能夠有效地提高芯片的測(cè)試效率,。

參考文獻(xiàn)

[1] 向剛.SoC測(cè)試優(yōu)化及其應(yīng)用該技術(shù)研究[D].哈爾濱：哈爾濱工業(yè)大學(xué),，2011.

[2] ALFRED L C，何虎,，馬立偉,，等.數(shù)字集成電路與嵌入式內(nèi)核系統(tǒng)的測(cè)試設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2006.

[3] Wang Laungterng,，Wu Chengwen,，Wen Xiaoqing.LSI test principles and architectures: design for testability[C].San Francisco，Morgan Kaufmann Publisher,，2006.

[4] Cadence.Modus：Guide 5：ATPG[C].Cadence Design Systems,，USA,，2016.

[5] GOLDSTEIN L H.SCOAP：Sandia controllability/observability analysis program[C].17th Design Automation Conference，1980：190-196.



作者信息：

白宇峰,，呂寅鵬

(格羅方德半導(dǎo)體科技（上海）有限公司,，上海201204)

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