0 引言

    電力線通信(PLC)是指利用電力線傳輸數(shù)據(jù)和媒體信號(hào)的一種通信方式，主要應(yīng)用場(chǎng)景有3種：寬帶網(wǎng)絡(luò)接入,、室內(nèi)設(shè)備互連與數(shù)據(jù)網(wǎng)絡(luò),、用電信息采集與電氣設(shè)備監(jiān)控^[1]。前兩種基本上都是采用IEEE P1901和ITU-T G.hn國際標(biāo)準(zhǔn)開發(fā),，強(qiáng)調(diào)大帶寬,、高性能，對(duì)功耗沒有很明確的要求,；第三種應(yīng)用中的用電信息采集是目前國內(nèi)最大的PLC市場(chǎng),，由于國內(nèi)外低壓電力線信道存在明顯差異，一般采用國內(nèi)自研的電力線通信標(biāo)準(zhǔn)^[2],，相應(yīng)的技術(shù)有窄帶和寬帶兩種,。窄帶PLC存在通信速率低、穩(wěn)定可靠性差等缺陷,，無法滿足智能電網(wǎng)用電環(huán)節(jié)信息雙向交互業(yè)務(wù)的需求,。寬帶PLC在通信速率、抗干擾能力等方面較窄帶有明顯的優(yōu)勢(shì),，但功耗較大,。由于安裝寬帶PLC通信單元的設(shè)備供電能力有限以及綠色節(jié)能集抄方案對(duì)功耗要求較高，這對(duì)開發(fā)寬帶PLC芯片帶來了較大的挑戰(zhàn),。

1 功耗要求

    國家電網(wǎng)針對(duì)用電信息采集系統(tǒng)中的通信單元專門制定了檢驗(yàn)技術(shù)規(guī)范^[3],，其中對(duì)低壓寬帶PLC通信單元的靜態(tài)功耗和動(dòng)態(tài)功耗作了十分明確的要求，功耗要求如表1所示,。

    同時(shí)國家電網(wǎng)正在著手制定最新的低壓電力線寬帶載波通信技術(shù)規(guī)范,，其靜態(tài)、動(dòng)態(tài)功耗將進(jìn)一步降低。在實(shí)際應(yīng)用中,，95%以上的通信單元應(yīng)用于單相載波電能表,，功耗要求也最為嚴(yán)格，本文將對(duì)此進(jìn)行重點(diǎn)分析,。

2 通信單元組成及寬帶PLC芯片結(jié)構(gòu)

2.1 通信單元組成

    寬帶PLC通信單元如圖1所示,，主要由寬帶PLC芯片、線路驅(qū)動(dòng)器（LineDriver,，LD）,、LC帶通濾波器、耦合變壓器及Flash存儲(chǔ)器等組成,。其中寬帶PLC芯片及LD是兩顆核心芯片,。LD用于對(duì)發(fā)送的模擬信號(hào)進(jìn)行放大，最高輸出電壓達(dá)到12 V以上,，通常采用雙極型工藝,，無法和CMOS工藝的寬帶PLC芯片集成。LD是板級(jí)中功耗較大的器件,，其功耗與信號(hào)功率譜密度有直接的聯(lián)系,，國家電網(wǎng)對(duì)寬帶PLC功率譜密度有嚴(yán)格規(guī)定，帶內(nèi)外分別不大于-45 dBm/Hz和-75 dBm/Hz^[3],。要降低LD功耗可減少工作帶寬和降低發(fā)射功率,，但會(huì)帶來通信速率的下降和通信距離的縮短，故在標(biāo)準(zhǔn)制定與系統(tǒng)實(shí)現(xiàn)時(shí)需綜合權(quán)衡,。

2.2 寬帶PLC芯片結(jié)構(gòu)

    寬帶PLC芯片是一個(gè)典型的SoC,，采用AHB/APB兩級(jí)總線架構(gòu)。芯片結(jié)構(gòu)如圖2所示,。

    AHB總線為矩陣式結(jié)構(gòu),，主設(shè)備包括CPU核、系統(tǒng)DMA,、載波MAC硬件及物理層(PLC MAC HW/PLC PHY),；從設(shè)備包括SDRAM控制器、BootROM,、SPI Flash控制器,、AHB2APB橋及相關(guān)模塊配置接口等。APB總線設(shè)備包括串口UART,、Timer,、PWM、GPIO,、SPI控制器和系統(tǒng)控制單元SCU等,。

    此外,，芯片還集成了高性能模擬前端AFE，AFE包括模數(shù)轉(zhuǎn)換器ADC,、數(shù)模轉(zhuǎn)換器DAC,、低通濾波器LPF和可編程增益放大器PGA。

3 功耗組成

    電力線通信采用基帶傳輸方式,，無射頻部分,，芯片由數(shù)字電路和模擬電路組成。數(shù)字電路晶體管工作在截止區(qū)和飽和區(qū),，是一種開關(guān)電路,，如式(1)所示^[4]。其功耗由動(dòng)態(tài)功耗(P_D),、短路功耗(P_S)和靜態(tài)功耗(P_L)組成,，影響因素有：負(fù)載電容(C)、電源電壓(V_DD),、工作頻率(f),、開關(guān)系數(shù)(N)、短路電荷(Q_SC)和漏電電流(I_leak),，功耗控制須圍繞上述影響因素進(jìn)行,。

    模擬電路功能單元的電路實(shí)現(xiàn)形式個(gè)體差異較大，很難像數(shù)字電路那樣定義功耗組成,。模擬電路晶體管工作在線性放大區(qū)，需要設(shè)置適當(dāng)?shù)钠秒妷海ɑ螂娏鳎?，?dāng)其工作在亞閾值模式下,，可以大大降低功耗；此外模擬模塊通常會(huì)提供低功耗關(guān)斷模式,，通過外部的數(shù)字控制管腳進(jìn)行設(shè)置,。

4 芯片低功耗設(shè)計(jì)

4.1 工作頻段選擇

    IEEE P1901和ITU-T G.hn的工作頻段為1.8～30 MHz，可擴(kuò)展到50~100 MHz,，其目的是在短距離傳輸中以帶寬換取每秒幾百兆位甚至上千兆位的通信速率,。但用電信息采集系統(tǒng)中寬帶PLC工作在室外環(huán)境，面臨的主要問題是覆蓋范圍,、可靠性,、成本和功耗，通信速率相對(duì)要求不高,，典型的10 Mb/s物理層速率已能滿足所用應(yīng)用需要^[5],，因此工作頻段可大幅降低。

    芯片選擇2~12 MHz作為基本工作頻段,，向下可擴(kuò)展至500 kHz,，同時(shí)應(yīng)用小帶寬模式或載波屏蔽方式,，芯片可工作在6 MHz以下。芯片工作頻段避開衰減較快的高頻段以及有較大噪聲的窄帶PLC工作的低頻段,，提高了通信距離,。芯片采用與IEEE P1901 FFT物理層相同的正交頻分復(fù)用OFDM技術(shù)，由于帶寬較窄,，采用1024點(diǎn)FFT,，有效子載波在80~490之間，子載波間隔為24.414 kHz,，采樣率（F_s）為25 MS/s,，在小帶寬模式下可進(jìn)一步降低到12.5 MS/s，較IEEE P1901 FFT物理層采樣率（75 MS/s或更高）數(shù)倍降低,。較低的采樣率與數(shù)據(jù)速率結(jié)合較低階的調(diào)制技術(shù),，可使SoC及PLC物理層收發(fā)通路工作在較低時(shí)鐘頻率（≤4倍F_s時(shí)鐘）下，同時(shí)大大降低對(duì)模擬前端及線路驅(qū)動(dòng)器的性能要求,，從而降低芯片的成本和功耗,。

4.2 物理層低功耗設(shè)計(jì)

    物理層整體結(jié)構(gòu)如圖3所示，包括發(fā)送和接收兩條通路,，每條通路皆由數(shù)字鏈路及模擬前端組成,。

    由于電力線信道是一種共享介質(zhì)，物理層只能分時(shí)進(jìn)行收發(fā),，且收發(fā)是突發(fā)性的,，這對(duì)功耗控制十分有利。物理層工作狀態(tài)主要有發(fā)送,、載波偵聽和接收3種,。發(fā)送是在信道空閑時(shí)由處理器主動(dòng)發(fā)起的，發(fā)送時(shí)接收通路關(guān)閉,，打開發(fā)送通路進(jìn)行發(fā)送,，發(fā)送完成后發(fā)送通路也隨之關(guān)閉。在不發(fā)送時(shí),，物理層通常處在載波偵聽狀態(tài),，此時(shí)接收通路的時(shí)域處理部分處在工作狀態(tài)，頻域及比特級(jí)處理部分關(guān)閉,，在接收信號(hào)強(qiáng)度（能量檢測(cè)）高于閾值且偵聽到載波（前導(dǎo)檢測(cè)）后將轉(zhuǎn)入到正常接收狀態(tài),。在接收時(shí)，發(fā)送通路關(guān)閉,，接收通路工作,，接收完成后將接收通路關(guān)閉，經(jīng)過幀間間隔調(diào)整后將轉(zhuǎn)入發(fā)送或載波偵聽狀態(tài),。

    物理層收發(fā)數(shù)字鏈路都采用流水線的結(jié)構(gòu),，前一級(jí)的輸出作為下一級(jí)的輸入,，推動(dòng)下一級(jí)進(jìn)行處理，故在實(shí)現(xiàn)時(shí)可采用數(shù)據(jù)流驅(qū)動(dòng)的時(shí)鐘門控技術(shù),，動(dòng)態(tài)地開關(guān)收發(fā)數(shù)據(jù)鏈路的時(shí)鐘,，以達(dá)到減少功耗的目的。動(dòng)態(tài)時(shí)鐘門控模塊結(jié)構(gòu)如圖4所示,，動(dòng)態(tài)時(shí)鐘控制信號(hào)(dynamic_on_off)由前一級(jí)輸入控制信號(hào)及本模塊工作狀態(tài)組合產(chǎn)生,，為靈活起見，模塊也提供軟件控制(sw_on_off)方式,，圖中虛線對(duì)應(yīng)的門控時(shí)鐘僅存在于物理層收發(fā)鏈路部分模塊中,。

    模擬前端的PGA、LPF,、ADC,、DAC和LD等模塊在相應(yīng)通路關(guān)閉時(shí)，皆可進(jìn)入低功耗省電模式,。上述模塊中PGA和LD的功耗相對(duì)較大,。PGA用于在外部輸入信號(hào)隨機(jī)變化時(shí)保持ADC的輸入信號(hào)幅度相對(duì)恒定，從而最大化ADC動(dòng)態(tài)范圍^[6],，提高接收機(jī)的靈敏度,。由于電力線信道非常復(fù)雜、衰減變化大,，要求PGA能提供較大的增益變化范圍及較小的增益步長,，PGA須采用多級(jí)放大的結(jié)構(gòu)，但多級(jí)放大會(huì)帶來較高的功耗,。為此可通過對(duì)PGA提供的多種偏置模式或可調(diào)節(jié)的偏置電壓的設(shè)置,，在性能和功耗之間取得平衡。在發(fā)送時(shí)PGA處在關(guān)閉模式,；在載波偵聽時(shí)，PGA處于低功耗偏置模式,；在接收時(shí),，快速轉(zhuǎn)入到低失真的全性能模式。通過多種功耗模式的切換,，最大限度地降低PGA的功耗,。LD用于發(fā)送通路，其功能和PGA類似,，功耗控制方式也相似,。

4.3 MAC層低功耗設(shè)計(jì)

    寬帶PLC MAC層采用TDMA和CSMA/CA相結(jié)合的信道訪問及沖突避免機(jī)制，其時(shí)隙分配如圖5所示,。

    圖5中每個(gè)競(jìng)爭(zhēng)時(shí)隙及非競(jìng)爭(zhēng)時(shí)隙皆與CSMA競(jìng)爭(zhēng)時(shí)隙類似,，可分割成3個(gè)時(shí)隙片,，對(duì)應(yīng)A、B,、C三相,。PLC通信系統(tǒng)中的主節(jié)點(diǎn)（集中器）需處理3個(gè)時(shí)隙片，而從節(jié)點(diǎn)（電能表）只須在其特定的1個(gè)時(shí)隙片內(nèi)保持激活狀態(tài),。根據(jù)這個(gè)特點(diǎn),，在芯片中可增加休眠模式和定時(shí)喚醒機(jī)制，有近2/3的時(shí)間處于休眠狀態(tài),，實(shí)際運(yùn)行功耗將大大降低,。通信單元在入網(wǎng)時(shí)通過接收的信標(biāo)幀可獲取到信標(biāo)時(shí)間戳、相線及時(shí)隙分配等信息,，在入網(wǎng)成功后將會(huì)維護(hù)一個(gè)本地的32位的網(wǎng)絡(luò)基準(zhǔn)時(shí)間,。NTB計(jì)時(shí)器用于網(wǎng)絡(luò)時(shí)間同步，其在每次收到信標(biāo)幀時(shí)會(huì)進(jìn)行校對(duì),。NTB計(jì)時(shí)器下會(huì)派生出若干個(gè)軟定時(shí)器,，用于時(shí)隙定時(shí)及相線定時(shí)，通過這些定時(shí)器可以指示PLC設(shè)備何時(shí)進(jìn)入休眠模式及何時(shí)喚醒,。在休眠模式下,，芯片收發(fā)通路、大部分SoC電路及板級(jí)線路驅(qū)動(dòng)器等都可以進(jìn)入休眠模式甚至關(guān)斷電源,，此時(shí)芯片內(nèi)部只需要維持一個(gè)定時(shí)器,，等定時(shí)時(shí)間到來后，系統(tǒng)自動(dòng)從休眠模式切換到喚醒狀態(tài),。

4.4 芯片級(jí)低功耗設(shè)計(jì)

    在工藝選擇方面,，芯片采用先進(jìn)的40 nm低功耗工藝，動(dòng)態(tài)功耗較??；因工作時(shí)鐘頻率較低，芯片采用高閾值的標(biāo)準(zhǔn)單元及漏電較小的存儲(chǔ)單元,，有效降低靜態(tài)功耗,。在時(shí)鐘設(shè)計(jì)方面，各模塊都支持獨(dú)立的時(shí)鐘門控,，可按工作場(chǎng)景要求動(dòng)態(tài)開關(guān)相應(yīng)模塊,；同時(shí)不同模塊按速度和性能要求工作在不同時(shí)鐘頻率下，有助于降低非核心模塊與非關(guān)鍵路徑的功耗,。此外,，芯片CPU和總線之間時(shí)鐘采用同步設(shè)計(jì)，支持整數(shù)倍頻關(guān)系,，通過時(shí)鐘使能信號(hào)來控制,，在芯片初始化時(shí)性能瓶頸在SPI Flash存儲(chǔ)器的訪問,，CPU和總線同頻且處于較低工作頻率，在正常工作時(shí),，根據(jù)應(yīng)用需求來設(shè)置倍頻關(guān)系,，達(dá)到性能和功耗之間的平衡。在存儲(chǔ)方案方面,，因芯片運(yùn)行所需指令與數(shù)據(jù)空間較大,，采用合封SDRAM的方式。合封可減少芯片整體管腳數(shù)量和封裝尺寸,，降低BOM成本,，同時(shí)也可使SDRAM IO負(fù)載電容較板級(jí)方案大為降低，相同的IO翻轉(zhuǎn)率時(shí)充放電所產(chǎn)生的動(dòng)態(tài)功耗將會(huì)大大減少,。

5 功耗測(cè)試

    功耗測(cè)試包括靜態(tài)功耗和動(dòng)態(tài)功耗兩項(xiàng)測(cè)試,。靜態(tài)功耗測(cè)試時(shí)整個(gè)測(cè)試環(huán)境中僅一個(gè)含PLC通信模塊的電表，PLC通信模塊上電初始化配置完成后基本處于載波偵聽狀態(tài),。動(dòng)態(tài)功耗測(cè)試采用集中器和電表通過PLC通信模塊進(jìn)行一對(duì)一組網(wǎng),，然后周期性地進(jìn)行抄表測(cè)試。集中器和電表之間用衰減器模擬信道衰減,，頻譜儀通過耦合器就近接到電表側(cè)電力線上來測(cè)量信號(hào)功率譜密度,，確保帶內(nèi)外功率譜密度滿足國網(wǎng)要求。實(shí)測(cè)結(jié)果如表2所示,，從表2可以看出,，寬帶載波模塊的靜態(tài)功耗及動(dòng)態(tài)功耗均滿足技術(shù)要求且留有較大余量。

6 結(jié)論

    通過在多個(gè)層次采用多種低功耗設(shè)計(jì)技術(shù),，寬帶PLC通信芯片的功耗控制在了較低的水平,。目前基于芯片的寬帶PLC通信模塊已通過了基本的原型驗(yàn)證并投入了試點(diǎn)應(yīng)用。結(jié)果表明,，在抄收速度與成功率等方面較窄帶載波有明顯的優(yōu)勢(shì),；在保持較大傳輸距離、較低成本的同時(shí),，其靜態(tài),、動(dòng)態(tài)功耗也完全滿足國家電網(wǎng)的要求，這對(duì)加速電力線載波通信技術(shù)從窄帶向?qū)拵н^渡,，以及提高智能用電環(huán)節(jié)通信技術(shù)水平和綜合服務(wù)能力有重要的參考意義。

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作者信息：

周春良1，2,，周芝梅1,，2，楊曉平1,，2,，李  璐1，2,，馮  曦1,，2，唐曉柯1,，2

（1.北京智芯微電子科技有限公司,，國家電網(wǎng)公司重點(diǎn)實(shí)驗(yàn)室電力芯片設(shè)計(jì)分析實(shí)驗(yàn)室，北京100192,；

2.北京智芯微電子科技有限公司,，北京市電力高可靠性集成電路設(shè)計(jì)工程技術(shù)研究中心，北京100192）