《電子技術(shù)應(yīng)用》
您所在的位置:首頁 > 可編程邏輯 > 業(yè)界動態(tài) > FPGA或SOC的功耗評估在項目中很重要

FPGA或SOC的功耗評估在項目中很重要

2018-07-09
關(guān)鍵詞: FPGA SOC 功耗評估

  經(jīng)常接到工程師的電話,問所選擇的FPGASOC的功耗情況,,有沒有典型值,。其實(shí)針對功耗設(shè)計,,工程師可以在設(shè)計的各個階段更加準(zhǔn)確把握,以xilinx FPGA為例:

  1.項目設(shè)計初期

  項目設(shè)計初期會選型,,工程師根據(jù)資源,、IO、硬核,、IP等選擇對應(yīng)型號的FPGA,。功耗部分xilinx提供了XPE表格(Xilinx PowerEsTImator),這個XPE支持zynq,、目前也有各個系列的器件列表,,包括最新的ultrascale + 。

 

1.png

 圖1.XPE的表格界面

  這是比較容易使用的表格,、圖形化,,包括器件、散熱條件,、PCB層數(shù),、主要IP和硬核資源的占用情況,。當(dāng)然再設(shè)計的初期,工程師是很難精確把握資源占用率的,。硬核和IP的占用情況比較好評估,,比如是否使用DDR的MIG等。

  2. 當(dāng)完成設(shè)計的工程版本后,,ISE和vivado都支持比較準(zhǔn)確的功耗評估工具,。ISE對應(yīng)的XPA小插件,在完成布局布線的bit文件后打開xilinx XPoweranalyzer ,,能夠看到detail的資源報告,,注意修改環(huán)境參數(shù),需要更新power結(jié)果,。

  

2.png

圖2.XPA的界面

  相比ISE,,vivado 的report power更加準(zhǔn)確,可以設(shè)置更多的環(huán)境條件,。

  

3.jpg

圖3.vivado power setTIng

  Vivado中針對power的圖形化分類更加準(zhǔn)確和詳細(xì),,動態(tài)功耗、靜態(tài)功耗都有清晰描述,。這也是工程師降低功耗的優(yōu)化方向,。

 

4.png

 圖4.vivado report power 結(jié)果

  3. 上板調(diào)試階段

  在完成工程后,,很多工程師都希望實(shí)測FPGA的功耗,;但實(shí)際上FPGA分為vccint、VCCO,、VCCAUX等電壓,,PCB板子上有很多器件,如DSP,、ADC,、memory等。比較難估算和測試單獨(dú)FPGA的功耗,??梢酝ㄟ^FPGA JTAG加載前后電流變化對比動態(tài)功耗的增加情況。

  降低和評估功耗是FPGA硬件設(shè)計的工作之一,,在設(shè)計初期的預(yù)估功耗,、設(shè)計后期的降低功耗都是FPGA工程師的設(shè)計挑戰(zhàn)和難點(diǎn)。這也是產(chǎn)品量產(chǎn)的關(guān)鍵因素之一,,因?yàn)楣挠绊懏a(chǎn)品的穩(wěn)定性,、可靠性和結(jié)構(gòu)設(shè)計等。


本站內(nèi)容除特別聲明的原創(chuàng)文章之外,,轉(zhuǎn)載內(nèi)容只為傳遞更多信息,,并不代表本網(wǎng)站贊同其觀點(diǎn)。轉(zhuǎn)載的所有的文章、圖片,、音/視頻文件等資料的版權(quán)歸版權(quán)所有權(quán)人所有,。本站采用的非本站原創(chuàng)文章及圖片等內(nèi)容無法一一聯(lián)系確認(rèn)版權(quán)者。如涉及作品內(nèi)容,、版權(quán)和其它問題,,請及時通過電子郵件或電話通知我們,以便迅速采取適當(dāng)措施,,避免給雙方造成不必要的經(jīng)濟(jì)損失,。聯(lián)系電話:010-82306118;郵箱:[email protected],。