以太網(wǎng)頻繁出現(xiàn)通信異常、丟包等現(xiàn)象,,是否會想到是硬件電路設計問題,?成熟的以太網(wǎng)電路設計看似簡單,,但如何保證通信質(zhì)量,在通信異常時如何快速定位問題,,本文將通過實際案例來講述網(wǎng)絡通訊異常的解析過程和處理方案,。
一、案例情況
一日,,核心板基于TI公司的DP83848KSQ PHY芯片二次開發(fā)時搭建一路百兆以太網(wǎng)電路,,在研發(fā)測試階段,,發(fā)現(xiàn)以太網(wǎng)電路頻繁出現(xiàn)通信異常,表現(xiàn)為工作一段時間后網(wǎng)絡自動掉線,,無法重連,。多臺樣機均表現(xiàn)出同樣的現(xiàn)象,于是研發(fā)展開一系列的問題定位,。
二,、現(xiàn)場排查
軟硬件工程師開始各自的問題定位,這里則談談硬件問題定位,。
1.電源電路測試
首先先確定電源電路情況,,測試PHY芯片工作時和通信異常時的供電電源的電壓,電源電壓穩(wěn)定,,無跌落,,電平為3.3V;其次測試紋波噪聲,,測試結果也滿足要求,。電源電路影響暫可以排除。
2.原理圖檢查:
然后從原理圖下手,,檢查PHY芯片的外圍電路和對照處理器的引腳順序,,如圖1所示,外圍電路接線無誤,,設計符合設計規(guī)范,。繼續(xù)檢查以太網(wǎng)的變壓器電路,如圖2所示,,該電路也符合設計規(guī)范,。原理圖設計基本可以排除。
圖1 PHY芯片外圍電路圖
圖2 變壓器外圍電路圖
3.樣機電路測試
時鐘信號測試:時鐘信號幅值,、頻率,、上升下降時間、占空比等參數(shù)均滿足要求,。
時序測試:數(shù)據(jù)信號和控制信號的時序裕量均滿足手冊要求,。
數(shù)據(jù)信號波形測試:在信號測試時,發(fā)現(xiàn)PHY芯片的數(shù)據(jù)信號和控制信號有異常的波形,,如下圖3,、4所示:
圖3 RMII_RXD信號
圖4 RMII_TXD信號
圖5 PHY芯片的IO參數(shù)信息
圖6 處理器芯片的IO參數(shù)信息
從圖3和圖4可以看出,處理器與PHY端之間的數(shù)據(jù)信號出現(xiàn)信號完整性問題-反射,,均存在振鈴和過沖問題,,且過沖的幅值已超出芯片可接受范圍(芯片與處理器的以太網(wǎng)IO均為3.3V供電),可能會導致IO口永久性的損壞,且易產(chǎn)生EMI問題,。
于是查看原理圖設計,,發(fā)現(xiàn)信號線和控制線上均沒有串接電阻,同時PCB上單端信號線沒有做等長和50Ω的阻抗,,信號傳輸過程中感受到阻抗突變,,導致信號產(chǎn)生反射,繼而產(chǎn)生過沖和振鈴現(xiàn)象,。
4.以太網(wǎng)差分電路
差分電路的測試主要是通過物理層一致性測試,,通過一致性測試評估差分信號的信號質(zhì)量。本次測試的目的是為了進一步分析差分信號的設計是否滿足要求,。測試結果如下:
圖7 物理層一致性測試結果
圖8以太網(wǎng)眼圖模板測試結果
從圖7和圖8可以看出,,物理層一致性測試結果為Fail,測試不通過的項主要是以太網(wǎng)眼圖模板測試,、負過沖測試,、邊沿對稱度測試。從圖8的測試結果可以看出,,差分信號的幅值已經(jīng)超出標準值,,已經(jīng)觸碰到眼圖模板。差分信號的幅值過大,,可能是由于信號的反射導致,。
變壓器是串聯(lián)在差分信號線上的用于隔離的器件,,引腳就會產(chǎn)生寄生參數(shù),,也會產(chǎn)生阻抗突變,所以也是需要進行考慮的一個方面,。于是先排除變壓器的影響,,通過更換一個不同型號的變壓器,輸出的結果并沒有太大的差別,。繼續(xù)著手分析傳輸線的阻抗,。
PCB的阻抗又可以從兩方面進行分析。一是走線的阻抗,,二是信號線上的匹配電阻,。
首先從PCB走線的阻抗進行分析,以太網(wǎng)的差分信號是有差分100Ω阻抗要求,,本次采用的是E5071C網(wǎng)絡分析儀進行測試,,測試結果如圖9所示:
圖9 差分信號PCB走線阻抗測試結果
從圖9看出,差分信號的PCB走線阻抗最大值為109Ω,,最小值為100Ω,,存在這個偏差的原因是在于差分信號線上的保護器件和匹配電阻,有器件必然就會產(chǎn)生焊盤,,所以導致實測值與理論值偏差10Ω也是有可能的,,由于在PCB設計階段要求差分信號的走線阻抗為100Ω,,走線阻抗最大允許偏差±10%,所以實測基本能滿足設計要求,。差分信號的阻抗基本符合要求,,繼續(xù)進行下一項分析。
其次從信號線上的匹配電阻進行分析,。由于百兆以太網(wǎng)的PHY芯片到變壓器之間的差分線上有一個49.9Ω的電阻進行匹配走線,,如圖10所示。同時隔離變壓器的中間抽頭具有“Bob Smith”終接,,通過75Ω電阻和1000pF電容接到機殼地,。然而查閱DP83848KSQ芯片的手冊,如圖11所示,,提到匹配電阻有Layout要求:49.9Ω電阻和0.1uF退偶電容必須靠近PHY端放置,。
圖10 DP83848KSQ芯片差分接口設計圖
圖11 DP83848KSQ芯片Layout指南
于是查看PCB布局,結果發(fā)現(xiàn)實際的布局將電阻電容放置在靠近變壓器的一側(cè),。手冊雖然沒有描述到該電阻放置錯誤會有什么影響,,于是通過飛線的方法,把電阻電容放置在PHY端,,再結合數(shù)據(jù)線和控制線的反射問題,,在信號線的源端串聯(lián)一個33Ω的電阻,檢查無誤后,,上電進行一致性測試,,最終測試結果為Pass,測試結果如圖12,、13所示,,從圖12可以看出,整改后的眼圖模板測試比整改前的要好,,各項測試數(shù)據(jù)也滿足要求,。同時也進行通信穩(wěn)定性測試,最終通信測試48h后,,以太網(wǎng)無掉線現(xiàn)象,,同時丟包率為0%。
測試無誤后,,重新進行原理圖設計,,在信號線和控制線上加入串阻。PCB設計方面,,數(shù)據(jù)線做單端50Ω阻抗匹配,,把49.9Ω的電阻和0.1uF電容靠近PHY端放置,差分信號線做100Ω阻抗。重新拿到樣機后進行網(wǎng)絡通信,,連續(xù)通信三天后無掉線現(xiàn)象,,同時丟包率也滿足要求,問題解決,。整改后的PCB布局及走線如圖14,、15、16所示,。
圖12 整改后的以太網(wǎng)眼圖波形
圖13 整改后的以太網(wǎng)一致性測試結果
5.整改后的PCB布局及走線圖
圖14 整改后PHY端數(shù)據(jù)信號走線及端接電阻布局
圖15 整改后PHY與變壓器端的PCB布局圖
圖16 整改后變壓器與RJ45端的PCB布局圖
三,、設計總結
在本次以太網(wǎng)通信異常問題定位時,總結了以下幾點注意事項:
?。?)PCB走線越短越好,;
(2)以太網(wǎng)PHY和處理器端的數(shù)據(jù)線和控制線注意阻抗匹配,,避免反射,。因為信號在傳輸過程中感受到阻抗不匹配時,容易產(chǎn)生反射,,同時驅(qū)動能力過大時也會容易產(chǎn)生反射,。在原理圖設計時,若無法預測PCB走線長度,,建議在信號線和控制線的源端串聯(lián)一個22~33Ω的小電阻,,且信號線等長和做單端50Ω阻抗處理;
?。?)PHY端差分信號線上的49.9Ω匹配電阻根據(jù)手冊要求放置,,盡量靠近PHY端放置;
?。?)差分信號線需要做差分100Ω的阻抗,,同層走線,,建議采用4層板PCB,;
(5)變壓器需靠近RJ45端放置,;
?。?)“Bob Smith”終接需靠近變壓器端放置。
成熟的以太網(wǎng)電路設計看似簡單,,但如何保證通信質(zhì)量,,硬件設計也尤為重要。一個很小的降低成本的考慮,,可能問題就會在量產(chǎn)時被無限放大,,最終面臨的是硬件改版、人力投入、成本增加,、項目延期,。在設計前期把這些問題考慮進去,就可以避免不必要的問題發(fā)生,。
圖 17 工業(yè)品質(zhì)的M1052跨界核心板