圍繞5nm制造工藝節(jié)點(diǎn)的活動(dòng)正在迅速發(fā)展,，這讓我們對(duì)必須克服的,、日益復(fù)雜的無數(shù)設(shè)計(jì)問題有了更深的認(rèn)識(shí),。

　　28nm之后,，每個(gè)新節(jié)點(diǎn)的進(jìn)展都需要設(shè)計(jì)方與代工廠之間日益緊密的合作，他們正在開發(fā)新工藝和規(guī)則平臺(tái),；還需要與EDA和IP供應(yīng)商之間日益緊密的合作,，他們正在添加工具、方法和預(yù)先開發(fā)的功能來完成所有這些工作,。但是,，5nm工藝增加了一些新的變化，包括在更關(guān)鍵的層上加入EUV光刻,，以及更多的物理效應(yīng)和電氣效應(yīng),，這些效應(yīng)可能影響信號(hào)完整性、產(chǎn)量,，以及制造后的老化和可靠性等各方面,。

　　Arm公司物理設(shè)計(jì)團(tuán)隊(duì)的研究員Jean-Luc Pelloie表示：“對(duì)于邏輯而言,，5nm的挑戰(zhàn)是妥善管理標(biāo)準(zhǔn)單元和電網(wǎng)之間的相互作用，不用考慮標(biāo)準(zhǔn)單元就能建立電網(wǎng)的日子已經(jīng)一去不復(fù)返了,。標(biāo)準(zhǔn)單元的體系結(jié)構(gòu)必須與電網(wǎng)實(shí)現(xiàn)相適應(yīng),。因此，電網(wǎng)的選擇必須基于邏輯體系結(jié)構(gòu),?！?/p>

　　在5nm處，如果從一開始就沒有正確地考慮這種相互作用,，則幾乎不可能解決IR壓降和電遷移問題,。

　　Pelloie表示：“適當(dāng)?shù)碾娋W(wǎng)也會(huì)限制后端處理（BEOL）效應(yīng)的影響，主要原因是,，當(dāng)我們繼續(xù)微縮到5nm時(shí),，通孔和金屬電阻會(huì)增加。除了考慮電網(wǎng)的邏輯架構(gòu)外,，規(guī)則的,、均勻分布的電網(wǎng)也有助于減小這種影響。對(duì)于使用功率門限技術(shù)（power gates）的設(shè)計(jì),，則需要更頻繁地插入這些門,，以免降低性能。這會(huì)導(dǎo)致功能區(qū)塊面積的增加,，并且可以減小從先前的制程節(jié)點(diǎn)微縮時(shí)的面積增益,。”

　　向10/7nm以下的每個(gè)新節(jié)點(diǎn)的遷移變得更加困難,、耗時(shí)和昂貴,。除了物理問題，還有方法上的變化,，甚至是工程師需要做的假設(shè)也有變化,。

　　ANSYS公司半導(dǎo)體業(yè)務(wù)部產(chǎn)品工程總監(jiān)Ankur Gupta表示：“你有了高性能的系統(tǒng)，又有了更精確的系統(tǒng),，所以你可以做更多的分析,。但許多工程團(tuán)隊(duì)仍必須擺脫傳統(tǒng)的IR假設(shè)和Margin。他們?nèi)孕杌卮鹗欠衲苓m應(yīng)更多corner的問題,。如果他們能夠適應(yīng)更多corner,，那么他們會(huì)選哪個(gè)corner？這是行業(yè)面臨的挑戰(zhàn),。當(dāng)運(yùn)行EM / IR分析時(shí),，它是工程師選擇運(yùn)行的矢量的強(qiáng)大功能。如果我能制造出正確的矢量,，那么我本該早就做到了,，但這不可能,。 ”

　　選擇正確的矢量并不總是顯而易見的。Gupta指出：“技術(shù)正在迅速發(fā)展,，隨著電壓和時(shí)序的結(jié)合,，可以智能地選擇或識(shí)別弱點(diǎn)。這不僅僅是從網(wǎng)格弱點(diǎn)的角度來看,，而是從網(wǎng)格弱點(diǎn)加上對(duì)延遲的敏感性,、對(duì)處理變化的敏感性、對(duì)同步開關(guān)的敏感性（總之是對(duì)一系列最終會(huì)影響路徑并導(dǎo)致失效的因素的敏感性）的角度來看,?！?/p>

　　Gupta表示：“這改變了整個(gè)設(shè)計(jì)方法。能不能減小Margin,？能不能設(shè)計(jì)一種可以在整個(gè)過程中收斂的流程？我是否可能使用統(tǒng)計(jì)電壓而不是平坦的保護(hù)帶寬IR壓降前置（flat guard band IR drop upfront）,，然后潛在地轉(zhuǎn)向這些DVD波形——真正準(zhǔn)確的DVD波形——以及在signoff空間中獲得高精確度的路徑,？我可以分析芯片、封裝和系統(tǒng)嗎,？我可以進(jìn)行所有這些分析嗎,，這樣我就不會(huì)浪費(fèi)來自封裝的5%的Margin？在7nm工藝中,，我們討論的是接近閾值的計(jì)算,，就像是NTC的某些corner，而不是整個(gè)芯片,，因?yàn)槟憧梢詤⒖家苿?dòng)芯片,，他們并不總是運(yùn)行sub-500。有一些條件和模式可以讓你運(yùn)行sub-500,。但在5nm處,，因?yàn)檎w熱度范圍和整體功耗預(yù)算，移動(dòng)設(shè)備可能會(huì)在sub-500毫伏的各個(gè)corner運(yùn)行,?！?/p>

　　不僅僅是移動(dòng)芯片，同樣的道理也適用于網(wǎng)絡(luò),、 GPU和AI芯片,，因?yàn)楹芏嘣O(shè)計(jì)都有相同的總功率限制。他們把許多晶體管封裝在一個(gè)很小的空間里,，總功耗將決定最大工作電壓,。Gupta表示：“如果升級(jí)，你就沒有足夠的電力,，如果整個(gè)芯片現(xiàn)在開始以600毫伏或更低的電壓運(yùn)行,，那么在800毫伏處你就沒有足夠的功率,。那么，你需要幾十個(gè)低于500毫伏的corner,，這將成為你的整個(gè)設(shè)計(jì),，讓你陷入‘必須擁有這些（分析）技術(shù)’的境地。在7nm之后,，我們還看到了早期spice模型在5nm處的變化影響更大,。”

　　在這些技術(shù)問題和設(shè)計(jì)問題中,，有很多在一些節(jié)點(diǎn)上變得越來越糟糕,。

　　Cadence公司研發(fā)副總裁Mitch Lowe表示：“還存在更具挑戰(zhàn)性的引腳訪問范例，更復(fù)雜的布局和布線約束,，更密集的電網(wǎng)支持,，庫架構(gòu)和PG網(wǎng)格之間更緊密的對(duì)齊，更多且更嚴(yán)格的電遷移考慮,，更低的電源電壓角,，更復(fù)雜的庫建模、提取建模中的其他物理細(xì)節(jié),，更多及更新的DRC規(guī)則,。顯然，EUV光刻至關(guān)重要,，這確實(shí)可以減少多模式的挑戰(zhàn)和影響,，但并不能消除。盡管EUV簡(jiǎn)化了一些事情,，但仍有一些新的挑戰(zhàn)正待處理,。”

　　EDA社區(qū)已經(jīng)處理了這些問題一段時(shí)間,。Lowe說：“這是見證先進(jìn)EDA解決方案出現(xiàn)的時(shí)代,。我們還有很多工作要做，但很明顯5nm技術(shù)將成功部署,?！?/p>

　　EDA生態(tài)系統(tǒng)在大力投資持續(xù)PPA優(yōu)化，加強(qiáng)多個(gè)常見引擎的緊密關(guān)聯(lián),。Lowe表示,，其中一個(gè)例子是將IR壓降和靜態(tài)時(shí)序分析（STA）相結(jié)合，來管理使用5nm傳統(tǒng)Margin方法固有的日益增加的風(fēng)險(xiǎn),。

　　也可能需要進(jìn)行其它更改,，Synopsys設(shè)計(jì)集團(tuán)營銷經(jīng)理Mark Richards指出，5nm尚不成熟，各種代工廠處于開發(fā)計(jì)劃和執(zhí)行的不同階段,。

　　“除了在積極轉(zhuǎn)向在非常短的時(shí)間內(nèi)提供生產(chǎn)就緒flow的主要的代工廠商外,，也在對(duì)晶體管的架構(gòu)進(jìn)行研究，因?yàn)槟撤N程度上finFET正在向5nm節(jié)點(diǎn)延伸到極限,?！盧ichards說，“正如代工廠自己報(bào)道的那樣,，這就是頂級(jí)性能優(yōu)勢(shì)有所下降的原因,。當(dāng)你為滿足面積縮小的目標(biāo)而減少鰭片時(shí)，需要增加鰭片的高度來彌補(bǔ)減小的驅(qū)動(dòng)器,。從性能來看,，這帶來了固有的電容問題，充電和放電時(shí)這些電容是有問題的,?！?/p>

　　三星和格羅方德宣布計(jì)劃轉(zhuǎn)向3nm節(jié)點(diǎn)的納米片F(xiàn)ET（nanosheet FET），臺(tái)積電正在追求3nm節(jié)點(diǎn)的納米片F(xiàn)ET和納米線,。所有這些都是全柵FET（gate-all-around FET）,，在5nm以下需要減少柵極漏電。之間還有許多節(jié)點(diǎn)和半節(jié)點(diǎn)（stepping-stone node）,，這些節(jié)點(diǎn)可以減少遷移至全新技術(shù)的影響。

　　圖1：全環(huán)柵極FET,。資料來源：Synopsys

　　預(yù)計(jì)在5nm節(jié)點(diǎn),，電和熱寄生效應(yīng)將大幅增加，弗勞恩霍夫集成電路研究所IIS的高級(jí)物理驗(yàn)證博士Christoph Sohrmann表示,， “首先,，F(xiàn)inFET設(shè)計(jì)將承受更強(qiáng)的自熱，雖然這可以在技術(shù)方面進(jìn)行處理,，但減小的間距是一個(gè)設(shè)計(jì)挑戰(zhàn),，不能完全被靜態(tài)設(shè)計(jì)規(guī)則覆蓋。設(shè)計(jì)中增強(qiáng)的熱/電耦合將有效地增加到芯片的敏感部分（如高性能SerDes可能的峰值可能會(huì)有限制）,。但這很大程度上取決于用例和隔離策略,。選擇正確的隔離技術(shù)-如設(shè)計(jì)層面和技術(shù)-需要更準(zhǔn)確、更快速的設(shè)計(jì)工具,，特別是非常先進(jìn)節(jié)點(diǎn)中的寄生效應(yīng),。

　　我們希望這些工具的新的物理效果，這距離量子尺度并不遠(yuǎn),。為了使物理層面正確,，需要許多測(cè)試結(jié)構(gòu)來適應(yīng)這些新工具的模型。這是一個(gè)耗時(shí)且昂貴的挑戰(zhàn)。我們還希望減少啟發(fā)式模型,，模型中有更多的真實(shí)物理方法,。最重要的是，代工廠要對(duì)這些參數(shù)和模型非常謹(jǐn)慎,，該領(lǐng)域未來的所有標(biāo)準(zhǔn)也要考慮這點(diǎn),。”

　　對(duì)于3nm和3nm以下的節(jié)點(diǎn),，必須轉(zhuǎn)向新的晶體管結(jié)構(gòu),，來繼續(xù)實(shí)現(xiàn)新節(jié)點(diǎn)所期望的性能優(yōu)勢(shì)，Richards說,，“隨著引入越來越多的半節(jié)點(diǎn),，你基本上在某種程度上從下一個(gè)節(jié)點(diǎn)借用，當(dāng)你拋出一個(gè)中間的節(jié)點(diǎn)（boutique nodes）時(shí),，可以從下一個(gè)節(jié)點(diǎn)借用預(yù)計(jì)的優(yōu)勢(shì),，這就是我們?cè)谥虚g一些專門的節(jié)點(diǎn)中所看到的，但鑒于最終客戶的需求,，他們非常重要,，它們確實(shí)使我們的客戶積極地進(jìn)行產(chǎn)品交付。

　　對(duì)于任何新的流程節(jié)點(diǎn),，EDA和IP社區(qū)都需要進(jìn)行巨大的投資,，以確保工具、庫和IP與新的技術(shù)規(guī)范和功能保持一致,，其中一部分是新節(jié)點(diǎn)下設(shè)計(jì)團(tuán)隊(duì)必須遵守的新流程的流程設(shè)計(jì)工具包,。

　　整個(gè)行業(yè)中，單元和IP開發(fā)公司和團(tuán)隊(duì)正在進(jìn)行大量的開發(fā)工作,。 “實(shí)際上,，最大的變化和開發(fā)工作在0.5級(jí)PDK或之前實(shí)現(xiàn)，” Richards說,， “一般來說,，從0.5開始，PDK與預(yù)期的變化相比會(huì)變小,。通常一切都已完成,。在尋找路徑之間，0.1和0.5之間,，大部分都完成了,，然后其余部分逐漸減少，因?yàn)榈侥菚r(shí)你已經(jīng)有很多客戶做測(cè)試芯片,，所以減少了所需的變化量,。除此之外，它實(shí)際上是關(guān)于構(gòu)建和成熟參考流程、構(gòu)建方法,，并真正支持在0.5到1.0時(shí)間范圍內(nèi)的那些,，以確保真正芯片要實(shí)現(xiàn)的面積和性能?！?/p>

　　圖2：5nm納米片,。資料來源：IBM

　　遷移或不遷移

　　目前，許多半導(dǎo)體公司的另一個(gè)考慮因素不是遷移到下一個(gè)節(jié)點(diǎn),，或至少不是那么快地遷移到下個(gè)節(jié)點(diǎn),，或是否向完全不同的方向移動(dòng)。

　　“新架構(gòu)將被接受,，”西門子業(yè)務(wù)公司Mentor的總裁兼首席執(zhí)行官Wally Rhines說,，“他們將要設(shè)計(jì)成功。他們將在許多或大多數(shù)情況下進(jìn)行機(jī)器學(xué)習(xí),，因?yàn)槟愕拇竽X有能力從經(jīng)驗(yàn)中學(xué)習(xí),。我訪問了大約20多家使用自己的專用AI處理器的公司，他們每個(gè)人都有自己的觀察角度,。但是你會(huì)越來越多地在特定應(yīng)用中看到它們,，它們將補(bǔ)充傳統(tǒng)的馮·諾依曼架構(gòu)。神經(jīng)形態(tài)計(jì)算將成為主流,，它是我們?nèi)绾卧谟?jì)算效率,、降低成本、在移動(dòng)和連接環(huán)境中完成工作的一個(gè)重要方面,，目前我們必須去大型服務(wù)器場(chǎng)解決,。”

　　其他人應(yīng)該堅(jiān)持到底,，至少目前如此,。

　　“我們的許多客戶已經(jīng)從事5nm工作,，”Richards說,，“他們?cè)噲D弄清楚這個(gè)節(jié)點(diǎn)轉(zhuǎn)變給他們帶來了什么，因?yàn)楹苊黠@,，紙上的微縮優(yōu)勢(shì)與他們?cè)谡鎸?shí)設(shè)計(jì)中可以實(shí)現(xiàn)的微縮優(yōu)勢(shì)非常不同——他們的設(shè)計(jì)具有自己的特定挑戰(zhàn)——所以他們“試圖弄清楚什么是真正的微縮,，真正的性能優(yōu)勢(shì)是什么，這很好處理,，從產(chǎn)品的角度來看它是一種很好的使用方法,，也是一個(gè)好的計(jì)劃?！?/p>

　　目前來看,，先期采用5nm的將是移動(dòng)應(yīng)用。他說， “臺(tái)積電自己引用了N7 20％的bump工藝,，據(jù)我所知,，這是7 ++的未知bump工藝。實(shí)際上,，移動(dòng)是一個(gè)很好的應(yīng)用,，其面積相對(duì)于N7為45％——實(shí)際上將提供一個(gè)很大的差異化。你將獲得同樣重要的功耗和性能優(yōu)勢(shì),，但隨著最新IP核的復(fù)雜性和面積不斷增長(zhǎng),，你需要擁有開發(fā)差異化群集的自由，而且積極的面積縮減（ggressive area shrinks）將允許這樣做,。

　　關(guān)鍵指標(biāo)始終是性能,、功耗和面積，所有這些指標(biāo)之間的權(quán)衡變得越來越困難,。提高性能會(huì)帶來動(dòng)態(tài)功率的后續(xù)增加,，這使得IR降低更具挑戰(zhàn)性。這需要更多時(shí)間來調(diào)整電網(wǎng),，使設(shè)計(jì)可以提供足夠的功率,，但不會(huì)在整個(gè)過程中破壞設(shè)計(jì)的可布線性。

　　“功率的關(guān)鍵在于如何將功率降低到標(biāo)準(zhǔn)單元（standard cells）,，” Richards說,， “你不能把單元放在一起，因?yàn)樗鼤?huì)破壞電網(wǎng)的資源,。這意味著在電源及其影響的早期flow中工作,。在SoC設(shè)計(jì)中，你可能會(huì)看到非常不同的電網(wǎng),，具體取決于SoC上每個(gè)模塊的性能要求,，因模塊而異。它必須按塊進(jìn)行調(diào)整,，這本身就具有挑戰(zhàn)性,。在進(jìn)行這些折衷時(shí)，設(shè)計(jì)平臺(tái)的分析和sign-off能力變得越來越重要,?！?/p>

　　Narrower margin

　　同時(shí)，閾值和工作電壓之間的Margin在5nm節(jié)點(diǎn)很小,，因此必須進(jìn)行額外的分析,。

　　臺(tái)積電和三星都提到極低的Vt電池，這對(duì)于真正推動(dòng)5nm的性能至關(guān)重要,，其中閾值和工作電壓非常接近,。

　　“當(dāng)你處于那個(gè)相位時(shí)需要建模和捕獲發(fā)生的非線性和奇怪的行為,，以便盡可能地降低它，”他說,，“顯然,，在7nm時(shí)需要LVF（自由變化格式），因?yàn)楫?dāng)工作電壓變得非常非常低并且非常接近閾值時(shí),，但現(xiàn)在即使你正在運(yùn)行你不會(huì)考慮通過有效的極低電壓Vt電池進(jìn)行極低功耗設(shè)計(jì),，你回到了同一個(gè)位置。你已經(jīng)再次縮小了這個(gè)差距,，現(xiàn)在LVF和建模這些東西非常重要,。“

　　電感,，電磁效應(yīng)

　　事實(shí)上,，隨著向7nm和5nm節(jié)點(diǎn)的轉(zhuǎn)變，趨勢(shì)很明顯：頻率增加,，Margin更小,，集成電路更密集，以及新設(shè)備和材料,，Helic市場(chǎng)營銷副總裁Magdy Ababir強(qiáng)調(diào)說,。

　　他在最近的設(shè)計(jì)自動(dòng)化大會(huì)上表示，一個(gè)小組討論并辯論了以下概念：在何時(shí)何地應(yīng)包括全電磁（EM）驗(yàn)證,；忽視磁效應(yīng)是否會(huì)導(dǎo)致開發(fā)過程中出現(xiàn)更多的硅故障,；應(yīng)用最佳實(shí)踐以避免EM耦合和跳過繁瑣的EM驗(yàn)證部分的方法仍然是一種有效的做法；如果這種方法可擴(kuò)展到5nm集成電路及以下,；如果由電感耦合和模擬困難引起的緊密矩陣是工業(yè)沒有廣泛采用全EM模擬的主要原因;,；以及在工具開發(fā)，教育和研究方面可以做些什么來降低工業(yè)采用全EM模擬的障礙,。

　　“小組成員都強(qiáng)烈同意,，完整的EM分析至少在任何尖端芯片的一些關(guān)鍵部分是基礎(chǔ)。來自Synopsys的專家小組成員認(rèn)為,，芯片中的一些關(guān)鍵位置需要這些功能,，如時(shí)鐘，寬數(shù)據(jù)總線和配電,，但主流數(shù)字設(shè)計(jì)還沒涉及這些,。英特爾小組成員認(rèn)為,，對(duì)于當(dāng)前的芯片,，應(yīng)用最佳實(shí)踐和使用完整的EM模擬跳過仍然有效，但是這種方法不會(huì)延續(xù)到未來,。來自英偉達(dá)的專家小組成員簡(jiǎn)單地說,，EM模擬是他的高頻SERDES設(shè)計(jì)的必要條件,，Helic的專家小組成員在此強(qiáng)烈同意，并展示了意外的EM耦合導(dǎo)致關(guān)鍵芯片故障的例子,。主持人認(rèn)為磁效應(yīng)已經(jīng)證明存在,，并且在集成電路中已經(jīng)有一段時(shí)間非常重要，但是將磁效應(yīng)包含在仿真中,，以及操縱由感應(yīng)耦合產(chǎn)生的非常大且密集的矩陣是完整的EM驗(yàn)證還不是主流的主要原因,。每個(gè)人都同意在最佳和潛在失敗的過度設(shè)計(jì)中不包括EM效應(yīng)，”Abadir提出,。

　　最后,，專家組一致認(rèn)為，需要改進(jìn)處理EM驗(yàn)證,、更好地了解磁效應(yīng)的工具,，并對(duì)如何防止EM故障或甚至采用受磁效應(yīng)影響的設(shè)計(jì)進(jìn)行重大研究。該小組還同意,，當(dāng)前更高頻率,、更密集電路和器件縮小的趨勢(shì)加上芯片故障的爆炸性損失，使包括完整的EM驗(yàn)證勢(shì)在必行,，他補(bǔ)充道,。

　　5nm的另一個(gè)挑戰(zhàn)是波形傳播的準(zhǔn)確性。從運(yùn)行時(shí)刻的角度來看,，波形傳播是非常昂貴的,，因此需要在整個(gè)設(shè)計(jì)流程中捕獲波形。否則,，sign-off時(shí)的意外是設(shè)計(jì)太大而無法關(guān)閉,。

　　解決這些問題的典型方法是在設(shè)計(jì)中添加Margin。但是自finFET出現(xiàn)以來,，Margin已成為一個(gè)越來越棘手的問題,，因?yàn)槌叽缣∫灾劣陬~外的電路會(huì)降低縮放的PPA優(yōu)勢(shì)。因此,，設(shè)計(jì)團(tuán)隊(duì)不僅是增加Margin,，而是被迫更加密切地遵守代工模型和規(guī)則。

　　“代工廠確實(shí)提供了代表corner模型的器件模型,，”eSilicon IP工程副總裁Deepak Sabharwal說,，“在過去，你被告知corner模型捕捉到了制造的極端情況,，但現(xiàn)在已經(jīng)不是這樣了,。今天，仍有corner模型,，但也有全局和本地的變化模型,。全局變化捕獲全局制造手段,，例如當(dāng)在代工廠運(yùn)行多個(gè)批次時(shí)，每個(gè)批次將以某種方式表現(xiàn)并且作為我的全局變量的一部分被捕獲,。局部變化模型表示我在die上時(shí)我的die有一些元素（when I’m on a die and my die has a Gig of elements）,。然后我有我的分布的中間點(diǎn)，以及那個(gè)分布上的異常點(diǎn),?！?/p>

　　在5nm節(jié)點(diǎn)，必須考慮全局和局部的變化,，因?yàn)樗鼈兪沁f增的,。

　　“與此同時(shí)，這些分析都是以經(jīng)驗(yàn)為導(dǎo)向的,，”Sabharwal說,，“你增加多少M(fèi)argin，還要確保你不要過度增加,？如果你設(shè)計(jì)太多的sigma,，你最終會(huì)失去競(jìng)爭(zhēng)力。這就是你必須要注意的,，而這正是經(jīng)驗(yàn)的來源,。你必須確保你有足夠的Margin讓你可以在晚上睡覺，但不要因?yàn)榉湃胩嗖槐匾念~外面積來殺死你的產(chǎn)品,?！?/p>

　　與任何時(shí)候相比，5nm節(jié)點(diǎn)都帶來了一系列新的挑戰(zhàn),。 “當(dāng)你考慮到芯片上的數(shù)十億組件時(shí),，它解釋了為什么當(dāng)你從一代轉(zhuǎn)向另一代時(shí)，構(gòu)建這些芯片所需的團(tuán)隊(duì)規(guī)模在增加,。所有這些挑戰(zhàn)都在等著我們,，這些問題將繼續(xù)存在，人們將提出解決問題的技巧,，并繼續(xù)照常工作,。工程實(shí)際上是建造能夠始終可靠工作的東西的藝術(shù)，”Sabharwal說,。