0 引言

    進(jìn)入21世紀(jì)的第二個十年，來自于我國東部和南部海域領(lǐng)土周邊的威脅正日趨嚴(yán)重和復(fù)雜,?；凇安?打/毀/評”一體化^[1]的作戰(zhàn)思路是現(xiàn)代戰(zhàn)爭信息化、體系化和快速反應(yīng)的集中體現(xiàn),，其必備基礎(chǔ)是：構(gòu)成武器系統(tǒng)的各類平臺之間具有可靠的信息傳輸鏈路^[2-4],。考慮到無線傳播環(huán)境的開放性以及戰(zhàn)場環(huán)境的復(fù)雜性,，應(yīng)用于武器平臺的無線通信系統(tǒng)必須具有非常強(qiáng)的抗干擾特性^[5],。

    西方國家的新型干擾機(jī)普遍具有發(fā)射功率大、干擾頻帶寬,、干擾樣式多的特點^[6],，傳統(tǒng)的跳頻、擴(kuò)頻技術(shù)難以應(yīng)對,。但相干快跳頻的跳速快,，且具有內(nèi)在的頻率-時間分集機(jī)制^[7]，具有很強(qiáng)的抗干擾能力,。然而,，跳頻頻點之間相干積累的前提是跳頻信號載波相位嚴(yán)格連續(xù)，這對快跳頻信號發(fā)生器的功能提出了要求。

    本文基于直接數(shù)字頻率合成器(Direct Digital Synthesizer,，DDS),，設(shè)計了一種載波相位連續(xù)的快跳頻發(fā)生器，并在現(xiàn)場可編程門陣列(Field Programmable Gate Array,，FPGA)與超高速數(shù)字模擬轉(zhuǎn)換器(Digital to Analog Converter,，DAC)的硬件平臺上對此算法進(jìn)行了實現(xiàn)?？紤]FPGA設(shè)計中速度和面積兩種設(shè)計原則,，對于DDS算法的實現(xiàn)采用了兩種方法。利用有限的資源實現(xiàn)了跳速20 000次/s,、跳頻帶寬200 MHz的參數(shù),，并通過測試驗證了跳頻頻點之間的相位連續(xù)性，為相干快跳頻抗干擾通信系統(tǒng)的研究提供了基礎(chǔ),。

1 系統(tǒng)結(jié)構(gòu)

    基于多路并行DDS的快跳頻信號產(chǎn)生系統(tǒng)的結(jié)構(gòu)模型如圖1所示,。快跳頻信號產(chǎn)生系統(tǒng)的結(jié)構(gòu)可以分為3個模塊：(1)基帶信號產(chǎn)生模塊,，該模塊利用偽隨機(jī)(Pseudo-Noise,，PN)碼對碼元信息流進(jìn)行直接序列擴(kuò)頻，輸出直擴(kuò)后的基帶信號,；(2)跳頻載波調(diào)制模塊,，該模塊基于多路并行DDS原理產(chǎn)生12路并行跳頻載波，并且利用生成的12路并行載波分別對基帶信號進(jìn)行調(diào)制,，生成12路并行的調(diào)制信號,；(3)信號輸出模塊,，該模塊將低速率的12路并行調(diào)制信號并/串轉(zhuǎn)換為一路更高速率的調(diào)制信號,，再經(jīng)過超高速DAC進(jìn)行數(shù)/模轉(zhuǎn)換，輸出設(shè)計需求的基于多路并行DDS的快跳頻信號,。

2 設(shè)計依據(jù)

2.1 多路并行DDS原理

    單路DDS的原理框圖如圖2所示,，在系統(tǒng)時鐘參考下，相位累加器對頻率控制字(Frequence Control Word,，F(xiàn)CW)進(jìn)行線性累加,，依據(jù)正弦查找表做相幅轉(zhuǎn)換，得到數(shù)字序列輸出,，再通過數(shù)/模轉(zhuǎn)換器得到平滑的正弦波^[8-10],。

    傳統(tǒng)DDS的局限性在于輸出頻率有限。根據(jù)奈奎斯特采樣定理,，單路DDS的輸出頻率應(yīng)小于系統(tǒng)時鐘頻率的一半^[11],，考慮到后續(xù)濾波器的設(shè)計壓力，工程上一般認(rèn)為最高輸出頻率為系統(tǒng)時鐘的40%^[12]。若要提高DDS輸出正弦波的頻率f₀,，就要提高DDS工作頻率f_s,。但對于FPGA或其他數(shù)字芯片而言，系統(tǒng)時鐘頻率的提升是有限的,。

    為提高DDS輸出頻率,，可采用多路并行DDS技術(shù)。其基本思路是將多路DDS的幅相轉(zhuǎn)換輸出做并/串轉(zhuǎn)換后再送往高速數(shù)/模轉(zhuǎn)換器^[13],。

    12路并行DDS的原理框圖如圖3所示,。12路相位累加器的初值分別是K_i，i=1,，2,，…，12,，稱作每一路對應(yīng)的頻率控制字,。K_i為系統(tǒng)頻率控制字K_all的i倍，對于12路DDS而言,，K_all的計算公式為：

其中,，N為控制字K_all的位寬。在12路并行DDS實現(xiàn)過程中,，相位累加器l的輸出值為相位寄存器12的輸出值和第一路頻率控制字K₁的相加值,；相位累加器2的輸出為相位寄存器12的輸出值和第二路頻率控制字K₂的相加值，依此類推,。在第12路,，其相位寄存器的輸出為本路頻率控制字K₁₂的累加值。

2.2 快跳頻信號產(chǎn)生機(jī)理

    基帶信號產(chǎn)生模塊主要實現(xiàn)直接序列擴(kuò)頻,，即利用高碼率的偽隨機(jī)碼序列對信息碼元序列進(jìn)行頻譜擴(kuò)展^[14],。

    信息碼元{m_k}為二進(jìn)制序列，本設(shè)計中采用+1與-1均衡的16位序列循環(huán),。R_b為{m_k}的信息碼元傳輸速率,，本設(shè)計選取2.5 kHz；則信息碼元持續(xù)時間,，即碼元寬度可以表示為：

其中,，g(t)是持續(xù)時間為T_h的單位幅度矩形脈沖。

    本設(shè)計跳頻載波由12路并行的DDS實現(xiàn),，每一路(i=1,，2，…,，12)對應(yīng)的跳頻載波為：

3 系統(tǒng)實現(xiàn)

3.1 硬件平臺

    FPGA在硬件上具有很強(qiáng)的穩(wěn)定性和極高的運算速度,，在軟件上具有可編程的特點,，能根據(jù)所需系統(tǒng)要求，采用不同的結(jié)構(gòu)來完成相應(yīng)的功能,，靈活性較強(qiáng),，同時利用開發(fā)軟件可以實現(xiàn)在線仿真測試與實踐驗證^[15]。Xilinx公司XC6VLX240T型FPGA內(nèi)部邏輯存儲資源以及運算速度均滿足設(shè)計要求,。

    ADI公司AD9739型高速DAC采樣率高達(dá)2.5 Gb/s,，可以直接合成滿足設(shè)計要求的頻率及瞬時帶寬的波形。除了極低的毛刺干擾,、快速穩(wěn)定時間和低延遲操作特性之外,，差分輸出的DAC在無雜散動態(tài)范圍、互調(diào)失真,、相位噪聲等性能方面表現(xiàn)也較為卓越,。

    基于多路并行DDS的快跳頻信號發(fā)生器的硬件平臺結(jié)構(gòu)圖如圖4所示。本設(shè)計產(chǎn)生的基于多路并行DDS的快跳頻信號中心頻率為491.52 MHz,，選取DAC工作頻率為1 966.08 MHz,；采用12路并行DDS,故FPGA系統(tǒng)工作頻率為163.84 MHz。

3.2 功能實現(xiàn)

    基帶信號產(chǎn)生模塊以及跳頻載波調(diào)制模塊是在FPGA內(nèi)部利用邏輯編程實現(xiàn)的,，均為數(shù)字形式的信號處理,。信號輸出模塊中并/串轉(zhuǎn)換部分在FPGA內(nèi)部實現(xiàn)，而輸出模擬信號則通過DAC進(jìn)行數(shù)/模轉(zhuǎn)換,。

3.2.1 基帶信號產(chǎn)生模塊

    系統(tǒng)時鐘工作下,，利用ISE設(shè)計軟件中固化的只讀存儲器(Read-Only Memory，ROM)核存儲信息碼元序列與PN碼序列,，通過查找表的方式進(jìn)行讀取,。基于同一計數(shù)器計時,，不同計數(shù)值時進(jìn)行讀取,，實現(xiàn)信息碼元序列與PN碼序列讀取速率的不同。對擴(kuò)頻后的碼片進(jìn)行極性變換,，輸出到跳頻載波調(diào)制模塊,，完成基帶信號的產(chǎn)生,。

3.2.2 跳頻載波調(diào)制模塊

    FPGA內(nèi)部采用數(shù)據(jù)采樣時鐘的12分頻作為系統(tǒng)時鐘進(jìn)行信號處理,。跳頻載波產(chǎn)生利用12路并行DDS技術(shù)，12路對應(yīng)頻率控制字的產(chǎn)生方法可分為兩種,，一種稱之為FCW計算,，另一種稱之為FCW查找。兩種方法的實現(xiàn)方式如圖5,、圖6所示,。

    計算FCW的方法是在輸入總頻率控制字后,，利用移位與加法在一個時鐘周期內(nèi)計算出進(jìn)行12路并行DDS時12路所分別對應(yīng)的頻率控制字。跳頻圖案各個頻點所對應(yīng)的頻率控制字通過ROM核存儲,，通過查找表的方式讀取后可輸出跳頻的總FCW,。基于基帶信號產(chǎn)生模塊同一計數(shù)器計時,，不同計數(shù)值時讀取,，實現(xiàn)跳頻頻率跳變速率與基帶信號碼片讀取速率不同但是切換邊沿對齊。

    查找FCW的方法將所有跳頻頻點針對12路并行DDS的頻率控制字全部存儲于ROM中,，以跳頻圖案序號查找表輸出的頻點序號以及各路識別碼為地址,，讀取出12路分別對應(yīng)的頻率控制字。跳頻圖案序號查找表與計算FCW方法中跳頻圖案查找表讀取速率一致,。

    得到12路分別對應(yīng)的頻率控制字后,，各路相位累加的實現(xiàn)方式與原理框圖（圖4）中一致。每一路DDS的相位均在第12路當(dāng)前周期相位的基礎(chǔ)上以各自對應(yīng)的頻率控制字作為相位累加步進(jìn)進(jìn)行相位累加,。第12路依照12倍的頻率控制字進(jìn)行相位累加,，實現(xiàn)低系統(tǒng)頻率下，等效于單路DDS的所要求高頻率的波形,。

    完成12路并行DDS的跳頻載波生成后,，利用乘法器，對12路并行的跳頻載波與基帶信號分別進(jìn)行有符號數(shù)運算,，得到12路并行的跳頻載波調(diào)制信號,，實現(xiàn)跳頻載波調(diào)制。

3.2.3 信號輸出模塊

    載波調(diào)制后的12路并行調(diào)制信號,，依據(jù)相位關(guān)系,，在FPGA內(nèi)部通過并串行轉(zhuǎn)換器Iserdes，以FPGA內(nèi)部信號處理時鐘以及DAC輸入的隨路時鐘作為參考進(jìn)行并/串轉(zhuǎn)換,，轉(zhuǎn)化為2路高速率的跳頻載波調(diào)制信號,。

    將該數(shù)字跳頻載波調(diào)制信號輸入到超高速DAC進(jìn)行數(shù)/模轉(zhuǎn)換，輸出基于多路并行DDS的模擬快跳頻信號,，實現(xiàn)本設(shè)計的要求,。

4 系統(tǒng)分析

    計算產(chǎn)生FCW和查找表讀取FCW兩種方法實現(xiàn)12路并行DDS的FPGA程序資源占用情況如表1所示。

    可見計算FCW方法占用邏輯片即邏輯資源更多,，而查找FCW方法占用塊存儲器即存儲資源更多,，這與兩種方法的實現(xiàn)原理呼應(yīng)。當(dāng)邏輯資源和存儲資源有限時,，可根據(jù)資源剩余量調(diào)整系統(tǒng)實現(xiàn)方法,。

    信息碼元符號速率為2.5 Ks/s，擴(kuò)頻碼長為1 024,，擴(kuò)頻碼碼片速率為2.56 Mc/s,，故基帶信號帶寬為2.56 MHz,。跳頻頻率切換速率為20 000跳/s，各跳頻點頻率間隔為2.5 MHz,，共80個跳頻點,，故跳頻帶寬為200 MHz。

    對兩種方法產(chǎn)生的信號進(jìn)行測量與驗證,，圖7是基于多路并行DDS的快跳頻信號頻譜圖,。

    對于兩種方法均可見跳頻帶寬內(nèi)80個跳頻點均勻分布，實現(xiàn)了信號頻譜的擴(kuò)展,，且跳頻帶寬內(nèi)信號平坦度相對于中心頻率小于0.7 dB,。

    圖8所示為兩種方法實現(xiàn)基于多路并行DDS的快跳頻信號跳頻載波的時域波形圖。波形采集利用采樣率為20 Ga/s的示波器,，圖中截取的部分為跳頻載波的頻率由471.52 MHz跳變至589.02 MHz時的情況,，兩種方法均可見在頻率跳變時相位保持連續(xù)，實現(xiàn)了設(shè)計需求,。

5 結(jié)論

    本文在深入研究快跳頻信號產(chǎn)生機(jī)理的基礎(chǔ)上,，利用可編程邏輯器件FPGA實現(xiàn)了基帶為直接序列擴(kuò)頻信號，載波為相干快跳載波的調(diào)制信號,，即快跳頻信號的電路設(shè)計,，并利用超高速DAC將設(shè)計產(chǎn)生的信號輸出?；诙嗦凡⑿蠨DS產(chǎn)生的快跳頻信號經(jīng)過測量驗證,，符合設(shè)計要求。

    針對跳頻載波相位連續(xù)的要求以及傳統(tǒng)單路DDS輸出頻率低的現(xiàn)狀,，本文采用多路（12路）并行的DDS頻率合成結(jié)構(gòu),。在FPGA實現(xiàn)12路并行DDS模塊的過程中，針對面積優(yōu)先和速度優(yōu)先兩種設(shè)計理念,，采用了計算產(chǎn)生FCW和查找表存儲FCW兩種方式,，對實現(xiàn)所用資源進(jìn)行了分析比較，得出兩種方式各自適合的情形,。

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作者信息:

倪宣浩1，叢彥超2,，武春飛1

(1.北京理工大學(xué) 信息與電子學(xué)院,，北京100081；2.中國運載火箭技術(shù)研究院,，北京100076）