0 引言

    隨著電力電子技術(shù)的不斷發(fā)展以及工業(yè)用電設(shè)備對(duì)電能質(zhì)量需求的不斷提高，越來(lái)越多的復(fù)雜拓?fù)浣Y(jié)構(gòu),、大容量系統(tǒng),、高安全穩(wěn)定性的電力電子設(shè)備得到研究并應(yīng)用到眾多實(shí)際工程實(shí)踐。針對(duì)多種電力電子拓?fù)浣Y(jié)構(gòu)不同工程應(yīng)用實(shí)際,，其相應(yīng)的控制,、保護(hù)系統(tǒng)同樣越來(lái)越趨于復(fù)雜化和多樣化。先進(jìn)處理器的控制系統(tǒng)是現(xiàn)代電力電子設(shè)備的核心部件^[1-3],，以DSP為代表的傳統(tǒng)處理器控制系統(tǒng)在中低壓電力電子設(shè)備控制和保護(hù)中已有廣泛的應(yīng)用，并且取得了良好的控制效果,。但在高壓大功率電力電子設(shè)備控制系統(tǒng)的應(yīng)用上,，傳統(tǒng)DSP控制器還存在不足。首先是AD采樣通道和PWM信號(hào)輸出通道數(shù)量有限,，難以滿足拓?fù)浣Y(jié)構(gòu)復(fù)雜的大功率電力電子設(shè)備的檢測(cè)和控制要求,；其次是由于DSP芯片在運(yùn)行中復(fù)位在所難免，復(fù)位期間無(wú)法對(duì)電力電子設(shè)備進(jìn)行有效控制與保護(hù),；最后是傳統(tǒng)DSP控制器無(wú)法對(duì)輸出PWM信號(hào)進(jìn)行有效檢測(cè)與識(shí)別,，且PWM信號(hào)出錯(cuò)后無(wú)法立即采取閉鎖等保護(hù)措施。

    然而,，DSP作為專門用于數(shù)字信號(hào)處理的微處理器,，在條件進(jìn)程、復(fù)雜的多算法計(jì)算方面具有獨(dú)特優(yōu)勢(shì)^[4-5],，可以在控制系統(tǒng)中增加FPGA和CPLD彌補(bǔ)其不足^[6-8],。FPGA具有強(qiáng)大的并行處理能力和多時(shí)鐘頻率等優(yōu)點(diǎn)^[9-10],， 能完成復(fù)雜的時(shí)序邏輯設(shè)計(jì)，實(shí)現(xiàn)高速,、高頻的AD采樣和PWM信號(hào)輸出控制及通道擴(kuò)展^[11-12],。而CPLD則可高速檢測(cè)PWM輸出信號(hào)并且在PWM信號(hào)出錯(cuò)故障情況下瞬時(shí)啟動(dòng)系統(tǒng)閉鎖功能，提高系統(tǒng)控制的可靠性^[13-14],。因此,，將DSP、FPGA和CPLD高效結(jié)合并以此來(lái)設(shè)計(jì)控制系統(tǒng),，對(duì)高壓大功率電力電子設(shè)備進(jìn)行可靠,、全面的控制和保護(hù)具有重要意義。

    基于上述背景,，本文提出一套適用于高壓大功率電力電子設(shè)備通用型控制控制器,。該控制器采用主控制板與其他插件板相分隔的分板塊硬件系統(tǒng)結(jié)構(gòu)，結(jié)合了DSP,、FPGA,、CPLD各自性能特點(diǎn)的同時(shí)兼顧了通用性；提出了多時(shí)間尺度控保融合的軟件設(shè)計(jì)方案,，分別從系統(tǒng)級(jí),、器件級(jí)、信號(hào)級(jí)三個(gè)層面實(shí)現(xiàn)對(duì)設(shè)備的控制和保護(hù),，以滿足眾多高壓大功率電力電子設(shè)備對(duì)控制與保護(hù)的要求,。

1 系統(tǒng)整體方案設(shè)計(jì)

    針對(duì)高壓大功率電力電子設(shè)備的安全可靠性要求較高、控制算法較為復(fù)雜,、控制與檢測(cè)信號(hào)量較多等特點(diǎn),，本文以DSP+FPGA+CPLD為核心，結(jié)合高性能外圍器件和高速接口,，設(shè)計(jì)了一種主控制器與外圍插件板分離的硬件方案,。

    該系統(tǒng)集高速算法運(yùn)行、快速輸入輸出接口,、多時(shí)間尺度控保融合于一體,，對(duì)不同結(jié)構(gòu)和功率等級(jí)電力電子裝置的算法執(zhí)行、繼電保護(hù)配置都有較強(qiáng)的適應(yīng)性,?；贒SP+FPGA+CPLD的電力電子設(shè)備通用控制器系統(tǒng)方案如圖1所示。

2 系統(tǒng)硬件設(shè)計(jì)方案

2.1 系統(tǒng)主要器件選型

    控制器系統(tǒng)選用高性能器件提高電力電子設(shè)備控制的高效性和安全可靠性,，同時(shí)結(jié)合拆分板塊的結(jié)構(gòu)設(shè)計(jì)增加系統(tǒng)應(yīng)用的通用性,。其中，DSP采用TI公司的高速浮點(diǎn)型芯片TMS32028335,，其具備最高150 MHz主頻,、32位高精度浮點(diǎn)處理單元,、6通道直接存儲(chǔ)器訪問(wèn)通道(DMA)、充足的RAM和Flash存儲(chǔ)容量,、程序與數(shù)據(jù)分離的哈佛流水結(jié)構(gòu),，可以滿足大多數(shù)電力電子設(shè)備的算法運(yùn)算需求；FPGA采用Xilinx公司Spartan6系列的XC6SLX45T,，其擁有43 661個(gè)邏輯單元,、54 576個(gè)觸發(fā)器、最大358個(gè)用戶I/O引腳數(shù),、最大2 088 Kb的Block RAM模塊,，方便實(shí)現(xiàn)接口擴(kuò)展與采樣控制；CPLD選擇Xilinx公司的XC95144,，其包括最快111 MHz的時(shí)鐘頻率,、最大133個(gè)用戶I/O引腳、7.5 ns的管腳相對(duì)延時(shí),、片內(nèi)編程信息斷電不丟失等特點(diǎn),，能夠較為可靠地完成電力電子設(shè)備PWM信號(hào)的檢測(cè)與故障閉鎖功能；AD采樣芯片采用Analog Device公司的AD7606芯片,，其參數(shù)為：8通道16位采樣精度和200 kS/s ADC,，可以滿足絕大部分電力電子設(shè)備的信號(hào)采樣精度需求。

2.2 系統(tǒng)板塊功能介紹

    由圖1可知,，控制器主要分為包含DSP,、FPGA和CPLD的主控制板，PWM輸入和輸出的PWM_I/O板,，A/D轉(zhuǎn)換和D/A轉(zhuǎn)換的AD/DA板,，開(kāi)關(guān)量輸入和輸出的開(kāi)關(guān)量I/O板，包含多個(gè)開(kāi)關(guān)電源模塊的電源板,，以及負(fù)責(zé)上述各個(gè)板塊間連接的母板幾部分,。其中，各個(gè)功能板塊電路模塊設(shè)計(jì)固定,，除主控制板、電源板和母板外,，PWM_I/O板,、AD/DA板、開(kāi)關(guān)量I/O板均可根據(jù)控制對(duì)象需求進(jìn)行板塊數(shù)量增加,。

    主控制板為整個(gè)控制器核心,。其中DSP及其相應(yīng)外圍電路實(shí)現(xiàn)復(fù)雜控制算法執(zhí)行、事件記錄,、與上位機(jī)通信,、D/A轉(zhuǎn)換輸出以及部分開(kāi)關(guān)量輸入輸出等核心控制與系統(tǒng)級(jí)保護(hù)功能,；FPGA及其相應(yīng)外圍電路主要控制高速A/D采樣與轉(zhuǎn)換、PWM信號(hào)的發(fā)生以及PWM信號(hào)的輸出與接收等器件級(jí)控制功能,；CPLD及其相應(yīng)外圍電路完成對(duì)FPGA產(chǎn)生的PWM信號(hào)的高速檢測(cè),，并在PWM信號(hào)輸出正確時(shí)輸出使能信號(hào)完成PWM信號(hào)向開(kāi)關(guān)器件的傳輸，否則閉鎖PWM信號(hào)輸出,，并向FPGA和DSP進(jìn)行反饋,，F(xiàn)PGA停止PWM信號(hào)發(fā)生和輸出，DSP進(jìn)行事件記錄并輸出告警信號(hào),。主控制板是整個(gè)控制器實(shí)現(xiàn)對(duì)電力電子設(shè)備的多時(shí)間尺度控保融合的核心板塊,。圖2所示為控制器控保融合方案設(shè)計(jì)。

    PWM_I/O板是控制器輸出核心控制信號(hào)的轉(zhuǎn)換通道,。其中光纖發(fā)射器HFBR1528T及其相應(yīng)外圍電路完成將FPGA輸出的PWM電信號(hào)轉(zhuǎn)換成PWM光信號(hào),，并在收到輸出使能信號(hào)后向開(kāi)關(guān)器件驅(qū)動(dòng)電路輸出PWM光信號(hào)；光纖接收器HFBR2528R及其外圍電路則負(fù)責(zé)將接收到光信號(hào)轉(zhuǎn)換成電信號(hào),，并輸入值FPGA,。PWM_I/O板是控制器實(shí)現(xiàn)PWM信號(hào)的輸出、檢測(cè)以及故障閉鎖的關(guān)鍵板塊,。

    AD/DA板為控制器關(guān)鍵控制信號(hào)與反饋信號(hào)的變換通道,。其中由二極管、電阻,、電容,、放大器構(gòu)成的濾波及運(yùn)放電路實(shí)現(xiàn)對(duì)外部傳感器輸入的電壓信號(hào)的濾波與放大，將帶采樣信號(hào)變換為0~±10 V的電壓信號(hào),，并輸入至主控制板,；同樣由二極管、電阻,、電容,、放大器構(gòu)成的運(yùn)放電路實(shí)現(xiàn)對(duì)主控制板產(chǎn)生的小功率模擬信號(hào)進(jìn)行放大并輸出。AD/DA板是控制器實(shí)現(xiàn)閉環(huán)控制的關(guān)鍵環(huán)節(jié),。

    開(kāi)關(guān)量I/O板是控制器與緊急停機(jī),、設(shè)備狀態(tài)指示燈等外部開(kāi)關(guān)量相連接的通道。當(dāng)外部開(kāi)關(guān)量信號(hào)輸入控制器時(shí),，經(jīng)板上TLP521光電隔離模塊后轉(zhuǎn)換小電量信號(hào)輸入主控制板,；當(dāng)控制器開(kāi)關(guān)量信號(hào)輸出時(shí)，經(jīng)板上繼電器模塊控制外部器件,。

    電源板是將外部輸入220 V AC電源轉(zhuǎn)換成其他板塊所需要的5 V,、±15 V、24 V等直流電源的模塊。外部220 V AC電源輸入控制器時(shí),，經(jīng)板上雙節(jié)電磁干擾(Electromagnetic Interference,，EMI)濾波器濾除高次諧波后，輸入給板上各個(gè)開(kāi)關(guān)電源模塊轉(zhuǎn)換成相應(yīng)的直流電源,。

    母板是將上述各個(gè)板塊進(jìn)行有效連接的板塊,。母板與其他板塊之間采用96 pin歐式連接器進(jìn)行連接。母板的存在使得當(dāng)控制器應(yīng)用于需求不同的電力電子設(shè)備時(shí)只需重新設(shè)計(jì)母板進(jìn)行直接擴(kuò)展PWM_I/O板,、AD/DA板,、開(kāi)關(guān)量I/O板操作。

3 系統(tǒng)軟件設(shè)計(jì)方案

    控制器系統(tǒng)根據(jù)DSP,、FPGA,、CPLD各自特點(diǎn)，采用了基于DSP的毫秒級(jí)控保方案,、基于FPGA的微秒級(jí)控保方案和基于CPLD的納秒級(jí)保護(hù)方案相融合的多時(shí)間尺度一體化軟件設(shè)計(jì),。

3.1 DSP軟件設(shè)計(jì)

    DSP軟件主要完成電力電子設(shè)備核心算法運(yùn)算、與上位機(jī)通信以及事件記錄等功能,，其程序可分為主程序部分和定時(shí)中斷服務(wù)子程序部分,。

    主程序包括初始化和主循環(huán)兩大部分?？刂破魃想娀驈?fù)位后,，首先執(zhí)行串口和數(shù)組初始化程序，然后進(jìn)行開(kāi)關(guān)量自檢和AD通道的自檢,。若自檢正常則進(jìn)行初始化定時(shí)器操作,，否則執(zhí)行故障處理程序，并輸出告警信號(hào),。初始化完成后進(jìn)入主循環(huán)程序,，主要包括與上位機(jī)通信、看門狗設(shè)置,、等待設(shè)備運(yùn)行等流程,。DSP軟件主程序流程如圖3所示。

    中斷程序主要完成中斷自檢,、對(duì)來(lái)自FPGA的AD采樣值讀入與平均值計(jì)算,、開(kāi)關(guān)量讀入、通信定值轉(zhuǎn)換,、保護(hù)程序執(zhí)行,、控制算法運(yùn)算、波形參數(shù)（占空比或正弦波）輸出以及事件記錄,。中斷程序的執(zhí)行周期可根據(jù)實(shí)際設(shè)備需求進(jìn)行修改。DSP中斷程序流程如圖4所示。

3.2 FPGA軟件設(shè)計(jì)

    FPGA軟件主要為基于多時(shí)鐘頻率下并行處理的高速AD采樣控制和PWM信號(hào)的輸出全數(shù)字化實(shí)現(xiàn),。

    基于芯片AD7606采樣轉(zhuǎn)換時(shí)序的AD采樣控制主要包括AD同步信號(hào)生成,、AD復(fù)位信號(hào)生成、AD轉(zhuǎn)換信號(hào)生成,、AD轉(zhuǎn)換完成信號(hào)輸出,、AD信號(hào)讀取等流程。圖5所示為以FPGA主頻40 MHz,、10 kHz采樣頻率為例的AD轉(zhuǎn)換信號(hào)生成流程圖,。

    PWM信號(hào)輸出數(shù)字化實(shí)現(xiàn)方法為：利用計(jì)數(shù)器累加完成同步信號(hào)PWMSNYC的發(fā)生，同步信號(hào)的頻率為電力電子設(shè)備的開(kāi)關(guān)頻率,。同步信號(hào)的數(shù)字化生成及其軟件仿真結(jié)果如圖6所示,。

3.3 CPLD軟件設(shè)計(jì)

    CPLD軟件主要是對(duì)FPGA生成的PWM信號(hào)進(jìn)行高速檢測(cè)，并在故障時(shí)進(jìn)行閉鎖,。具體實(shí)現(xiàn)方法為：FPGA在產(chǎn)生PWM信號(hào)輸出時(shí),，同時(shí)作為CPLD的輸入信號(hào)，CPLD程序?qū)斎胄盘?hào)進(jìn)行高速邏輯判斷：若判斷輸入信號(hào)正常,，則輸出使能信號(hào),，完成PWM信號(hào)向開(kāi)關(guān)器件的輸出；否則輸出閉鎖信號(hào),，閉鎖PWM信號(hào)輸出,，并向DSP和FPGA輸出告警信號(hào)。

4 實(shí)驗(yàn)驗(yàn)證與結(jié)果分析

    為驗(yàn)證本設(shè)計(jì)的可行性,，在大型礦車制動(dòng)能量回收與利用裝置(以下簡(jiǎn)稱“該裝置”)上運(yùn)用了本控制器,。

    該裝置是利用雙向Boost-Buck變換電路結(jié)合超級(jí)電容和蓄電池實(shí)現(xiàn)礦車制動(dòng)能量的回收的節(jié)能裝置。圖7所示為礦車驅(qū)動(dòng)系統(tǒng)與該裝置主電路拓?fù)浣Y(jié)構(gòu)圖,。

    該裝置直流母線電容為超級(jí)電容組,，從左向右，當(dāng)該裝置吸收制動(dòng)電流時(shí),，濾波電感L₁,、開(kāi)關(guān)器件S₁和S₂構(gòu)成Boost升壓電路，開(kāi)關(guān)器件S₃和S₄,、濾波電感L₂構(gòu)成Buck降壓電路,；從右向左，當(dāng)該裝置釋放蓄電池電能時(shí),，濾波電感L₂,、開(kāi)關(guān)器件S₃和S₄構(gòu)成Boost升壓電路，開(kāi)關(guān)器件S₁和S₂,、濾波電感L₁構(gòu)成Buck降壓電路,?？刂崎_(kāi)關(guān)器件S₁、S₂,、S₃和S₄的通斷即可實(shí)現(xiàn)對(duì)礦車制動(dòng)能量的回收與利用,。在車載實(shí)驗(yàn)中，對(duì)該裝置進(jìn)行了若干功能性實(shí)驗(yàn)和保護(hù)動(dòng)作實(shí)驗(yàn),。圖8所示為部分實(shí)驗(yàn)波形,，圖8（a）為蓄電池充電實(shí)驗(yàn)，此時(shí)直流母線電壓為1 500 V,，充電電流為20 A,；圖8（b）為蓄電池放電實(shí)驗(yàn)，此時(shí)直流母線電壓為1 500 V,，放電電流為50 A,。

    由實(shí)驗(yàn)結(jié)果可知，基于DSP+FPGA+CPLD的電力電子設(shè)備通用控制器可以有效地控制大型礦車制動(dòng)能量回收與利用裝置實(shí)現(xiàn)對(duì)礦車制動(dòng)能量的回收與再利用,。

5 結(jié)論

    本文針對(duì)傳統(tǒng)DSP控制系統(tǒng)在大功率電力電子設(shè)備應(yīng)用中的不足,，結(jié)合DSP、FPGA,、CPLD三類主流控制芯片各自的特點(diǎn),，提出了一種適用于高壓大功率電力電子設(shè)備的DSP+FPGA+CPLD的通用型控制器設(shè)計(jì)方案，并通過(guò)實(shí)際裝置實(shí)驗(yàn)驗(yàn)證了本設(shè)計(jì)的可行性,。其主要特點(diǎn)和優(yōu)勢(shì)如下：

    (1)分析了大功率電力電子設(shè)備的控制需求,，設(shè)計(jì)了主控制板與其他插件板相分離的硬件系統(tǒng)，方便應(yīng)對(duì)不同控制對(duì)象時(shí)的插件板擴(kuò)展,；

    (2)基于多時(shí)間尺度控保融合的軟件設(shè)計(jì)理念,，分別根據(jù)系統(tǒng)級(jí)、器件級(jí)和信號(hào)級(jí)的時(shí)間尺度提出了DSP,、FPGA和CPLD軟件設(shè)計(jì)流程,；

    (3)在大型礦車制動(dòng)能量回收與利用裝置上應(yīng)用了本設(shè)計(jì)，實(shí)驗(yàn)波形證明本控制器設(shè)計(jì)的可行性,。

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作者信息:

劉  魁1,，劉  健1，管增倫2,，劉如成3

（1.武漢工程大學(xué) 電氣信息學(xué)院,，湖北 武漢430200；2.中國(guó)中煤能源集團(tuán)有限公司,，北京100120,；

3.中煤平朔集團(tuán)有限公司，山西 朔州036002）