0 引言

    隨著超大規(guī)模集成電路的發(fā)展，集成電路越來(lái)越趨向于多功能,、高性能,、低功耗，由此帶動(dòng)電子技術(shù)的廣泛應(yīng)用,，促進(jìn)電子設(shè)備智能化程度的提高,。單片機(jī)（MCU）電路因其出色的性價(jià)比、很好的能效比和寬電壓工作范圍等優(yōu)點(diǎn),，在消費(fèi)電子領(lǐng)域取得了廣泛的應(yīng)用,，例如電動(dòng)車、電力線,、電表,、電子標(biāo)簽、醫(yī)療設(shè)備,、可穿戴設(shè)備等,。

    在MCU的應(yīng)用系統(tǒng)中，經(jīng)常會(huì)遇到系統(tǒng)的電源電壓出現(xiàn)欠壓或意外掉電的情況,，欠壓可能會(huì)導(dǎo)致MCU的程序“跑飛”^[1],，系統(tǒng)工作異常，意外掉電有可能會(huì)丟失重要的數(shù)據(jù),，并且丟失的數(shù)據(jù)不能夠恢復(fù)^[2],。特別是在某些系統(tǒng)應(yīng)用場(chǎng)景下，當(dāng)由于電源電壓本身的原因,，致使系統(tǒng)電源電壓降低,，當(dāng)降低到一定程度時(shí)，會(huì)使片內(nèi)邏輯門(mén)的輸出驅(qū)動(dòng)能力下降,，從而導(dǎo)致片內(nèi)數(shù)據(jù)混亂甚至數(shù)據(jù)丟失無(wú)法恢復(fù)^[3],。為了盡量避免這些情況的出現(xiàn),，除了傳統(tǒng)的上電復(fù)位（POR）^[4-9]設(shè)計(jì)之外，一般需要加上掉電檢測(cè)電路,，以提高單片機(jī)系統(tǒng)的抗干擾能力和系統(tǒng)的穩(wěn)定性,。掉電檢測(cè)電路能夠檢測(cè)到系統(tǒng)供電電源電壓的異常，并在其下降至能夠威脅系統(tǒng)的數(shù)據(jù)安全之前發(fā)出警告信號(hào),，系統(tǒng)據(jù)此采取措施,，在低電壓供電異常期間，會(huì)使MCU處于復(fù)位狀態(tài),，待電源電壓恢復(fù)正常值時(shí),，單片機(jī)自動(dòng)復(fù)位后，系統(tǒng)程序重新回到正常的工作狀態(tài),。

    針對(duì)上述問(wèn)題,，本文提出了一種基于180 nm CMOS（Complementary Metal Oxide Semiconductor）工藝設(shè)計(jì)的電源電壓掉電檢測(cè)電路，該電路具備電路結(jié)構(gòu)簡(jiǎn)單,、容易實(shí)現(xiàn),、工作穩(wěn)定可靠、版圖面積小的優(yōu)點(diǎn),，可在幾乎不增加電路額外成本的情況下,，集成在單片機(jī)及微處理器系統(tǒng)內(nèi)，減少系統(tǒng)的外圍器件,，降低系統(tǒng)成本,。

1 掉電檢測(cè)電路原理

    傳統(tǒng)掉電電路檢測(cè)BOD(Brown-out Detect)原理結(jié)構(gòu)采用分壓設(shè)計(jì)，由電阻串聯(lián)分壓完成^[10],，如圖1所示,，電阻R₁和R₂組成的采樣電路對(duì)被檢測(cè)電源電壓VDD進(jìn)行采樣，產(chǎn)生V_s采樣電壓,，比較器比較采樣電壓V_s和參考電壓V_ref,，如果采樣電壓V_s低于參考電壓V_ref則檢出V_out輸出低電平，如圖2所示,，表征電源電壓掉落到所允許的最低規(guī)定電壓,。

    通常在大規(guī)模集成電路中采用的掉電檢測(cè)電路的功耗要求在微安(μA)量級(jí)，需要串聯(lián)電阻值之和達(dá)到兆歐姆(MΩ)量級(jí),，如果R₁,、R₂采用多晶硅電阻,，版圖的面積非常大,，不能滿足電路設(shè)計(jì)對(duì)小版圖面積的需求。本文提出一種由MOS電阻代替分壓電阻檢測(cè)電源電壓的結(jié)構(gòu),，可以在不增加功耗的前提下實(shí)現(xiàn)小版圖,，滿足面積的需求,，且檢測(cè)電壓可調(diào)節(jié)。

2 采用MOS管的掉電檢測(cè)電路

    采用MOS管對(duì)傳統(tǒng)的電阻串聯(lián)分壓結(jié)構(gòu)進(jìn)行改進(jìn),，改進(jìn)后的電路結(jié)構(gòu)如圖3所示,。

    圖3中，采用3.3 V NMOS管N31和1.8 V NMOS管N21組成電源電壓采樣電路,，常開(kāi)的1.8 V PMOS倒比管P21和1.8 V NMOS管N22構(gòu)成的放大器對(duì)B點(diǎn)電壓信號(hào)放大輸出,。P21為倒比管，為恒定開(kāi)啟狀態(tài),，作為放大器N22的負(fù)載電阻,。

    NMOS管N31、N21均處于飽和區(qū),，N31和N21晶體管的電流為^[11]：

    V_DD為3.3 V時(shí),，V_B電壓可以使輸出保持在高電平，V_DD下降到2.4 V左右時(shí),，V_B電壓小于 V_th1.8,，使輸出變?yōu)榈碗娖健?/p>

    圖3所示的NMOS串聯(lián)分壓結(jié)構(gòu)在設(shè)計(jì)實(shí)踐中存在設(shè)計(jì)參數(shù)調(diào)節(jié)難度大和對(duì)電源過(guò)電應(yīng)力抗擊能力弱的缺點(diǎn)，本節(jié)通過(guò)在3.3 V NMOS管N31下面串聯(lián)一個(gè)3.3 V倒比NMOS管N32的優(yōu)化方式,，解決參數(shù)調(diào)節(jié)和抗過(guò)電應(yīng)力問(wèn)題,，具體電路原理結(jié)構(gòu)見(jiàn)圖4。

    圖4中,，采用3.3 V NMOS管N31,、N32和1.8 V NMOS管N21、N22組成電源電壓采樣電路,，其中N22柵極接電平“1”,，固定開(kāi)啟，作為串聯(lián)路徑的負(fù)載電流源,，限流作用,；常開(kāi)的1.8 V PMOS倒比管P21和1.8 V NMOS管N22構(gòu)成的放大器對(duì)B點(diǎn)電壓信號(hào)放大輸出。P21為倒比管,，為恒定開(kāi)啟狀態(tài),，作為放大器N23的負(fù)載電阻；N24源漏均接地,，為NMOS電容,。

    圖4中所示各個(gè)NMOS管特性描述如下：3.3 V NMOS管N31(W/L：1.5/1.2)，N32(W/L：1.5/3.0),；1.8 V PMOS管P21(W/L：0.25/6.5),；1.8 V NMOS管N21(3個(gè)，W/L：1.2/1.0),，N22(W/L：1.2/0.5),，N23(W/L：1.5/1.0),、N24(3個(gè)，W/L：1.7/0.9),。

    NMOS管N31,、N32和N21均處于飽和區(qū)，N31,、N32和N21晶體管的電流為：

    V_DD為3.3 V時(shí),，V_B電壓可以使輸出保持在高電平，V_DD下降到2.4 V左右時(shí),，V_B電壓小于V_th1.8,，使輸出變?yōu)榈碗娖健?/p>

    根據(jù)電路的整體設(shè)計(jì)需求，并為了防止觸發(fā)電壓點(diǎn)設(shè)置過(guò)高,，導(dǎo)致電路頻繁檢出供電異常,，按照此原則，表1給出了一個(gè)掉電檢測(cè)電路的參考設(shè)計(jì)參數(shù),。

3 仿真驗(yàn)證

    本文采用TSMC 180 nm CMOS工藝設(shè)計(jì)整個(gè)掉電檢測(cè)BOD電路,，待檢測(cè)電源電壓為3.3 V，圖5為整個(gè)掉電檢測(cè)BOD電路的版圖,，版圖面積僅為46.5 μm×12.4 μm,。

    圖6、圖7,、圖8為不同工藝角,、不同電源電壓、不同溫度的PVT仿真圖,。圖7給出在電源電壓由0 V線性上升時(shí)的掉電檢測(cè)電路的輸出情況,，例如：在典型（TT工藝角）情況時(shí)，電源電壓上升至2.26 V之前,，掉電檢測(cè)電路輸出一直保持為低電平,，表明在此期間電源電壓低于規(guī)定電壓值，而當(dāng)電源電壓上升至2.26 V之后,，直至3.3 V,，掉電檢測(cè)電路輸出一直保持為高電平，表明在此期間電源電壓高于規(guī)定電壓值,，電源電壓處在正常的供電范圍內(nèi),，系統(tǒng)能夠正常穩(wěn)定地工作。

    圖8給出在電源電壓由3.3 V線性下降時(shí)的掉電檢測(cè)電路的輸出情況,，與圖7類似,。

    掉電檢測(cè)電路仿真結(jié)果如表2所示。

4 測(cè)試結(jié)果與分析

    本文設(shè)計(jì)的掉電檢測(cè)電路,，在一款基于ARM M系列的高性能單片機(jī)中成功實(shí)現(xiàn)應(yīng)用,，并通過(guò)該單片機(jī)電路對(duì)本文的掉電檢測(cè)電路進(jìn)行了測(cè)試，其中10只電路的測(cè)試結(jié)果如表3所示,，從表中的數(shù)據(jù)可以看出,，電路上電過(guò)程中檢測(cè)電路觸發(fā)點(diǎn)V_{B_th+}范圍為2.151 V~2.360 V，下電過(guò)程中檢測(cè)電路觸發(fā)點(diǎn)V_{B_th-}范圍為2.113 V~2.325 V,，能夠很好地滿足電路的設(shè)計(jì)要求,。

    通過(guò)對(duì)表3的分析，同時(shí)也看出該種電路的結(jié)構(gòu)在觸發(fā)翻轉(zhuǎn)電壓點(diǎn)精度上的不足對(duì)于一些精度要求不高的應(yīng)用場(chǎng)合,，本文設(shè)計(jì)的掉電檢測(cè)保護(hù)電路,，具有電路結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn),、版圖面積小的特點(diǎn),，可集成于單片機(jī)內(nèi)部，提高單片機(jī)的可靠性,。對(duì)于更高精度要求（幾毫伏誤差）的應(yīng)用場(chǎng)合,，一般需要用到基準(zhǔn)電壓源對(duì)電路的電壓觸發(fā)點(diǎn)進(jìn)行精準(zhǔn)的比較，但是這種電路的版圖面積比本文述的結(jié)構(gòu)要大上10倍以上,。

5 結(jié)論

    本文提出了TSMC 180 nm工藝節(jié)點(diǎn)下設(shè)計(jì)的電源電壓掉電檢測(cè)電路BOD,，介紹了電路結(jié)構(gòu)的原理及其優(yōu)缺點(diǎn)，分析了采用MOS管做為采樣的分壓串聯(lián)電阻,，并優(yōu)化了設(shè)計(jì)和參數(shù)配置,，仿真驗(yàn)證了設(shè)計(jì)結(jié)構(gòu)的可行性，最后給出了該結(jié)構(gòu)的樣品電路的實(shí)測(cè)結(jié)果,。結(jié)果表明,，對(duì)于一些精度要求不高的應(yīng)用場(chǎng)合，該檢測(cè)電路結(jié)構(gòu)簡(jiǎn)單,，易于實(shí)現(xiàn),，工作穩(wěn)定可靠，版圖面積小點(diǎn),，可在幾乎不增加電路額外成本的情況下,，集成在單片機(jī)及微處理器系統(tǒng)內(nèi)，實(shí)現(xiàn)對(duì)系統(tǒng)電源電壓監(jiān)測(cè),，減少系統(tǒng)的外圍器件,，降低系統(tǒng)成本。

    同時(shí),，該電路也可以使用于其他需要電壓監(jiān)控和保護(hù)的場(chǎng)合,，例如充電電路的充電指示、非易失性存儲(chǔ)器,、高壓或功率集成電路等的電源保護(hù)電路等,。該電路結(jié)構(gòu)可以非常容易地遷移至其他節(jié)點(diǎn)工藝,，具備良好的工藝遷移特性和應(yīng)用廣泛性。

參考文獻(xiàn)

[1] 吳東,，張岡,，張志鵬.一種實(shí)用的掉電檢測(cè)和保護(hù)電路[J].電子技術(shù)應(yīng)用，1999,，25(6)：69-70.

[2] 高希棟.一種智能電能表掉電檢測(cè)模塊的電路設(shè)計(jì)[J].機(jī)電信息,，2018(15)：147，149.

[3] 江浩.CMOS掉電檢測(cè)及保護(hù)電路設(shè)計(jì)[J].中國(guó)集成電路,，2010(12)：56-59.

[4] 楊潔,，李陽(yáng)軍，黃海深,，等.一種具有長(zhǎng)復(fù)位延時(shí)的上電復(fù)位電路的設(shè)計(jì)[J].信陽(yáng)師范學(xué)院學(xué)報(bào)( 自然科學(xué)版),，2016，29(2)：257-260.

[5] YASUDA T,，YAMAMOTO M,，NISHI T. A power-on reset pulse generator for low voltage applications[C].The 2001 IEEE International Symposium on Circuits and Systems. IEEE，20014：599-601.

[6] WADHWA S K,，SIDDHARTHA G K,，GAURAV A.Zero steady state current power-on-reset circuit with brown-out detector[C].19th International Conference on VLSI Design，2006.Held Jointly with 5th International Conference on Embedded Systems and Design.IEEE,，2006.

[7] 單偉偉,，周垚，吳建輝.一種具有零穩(wěn)態(tài)電流的新型上電復(fù)位電路[J].東華大學(xué)學(xué)報(bào)(自然科學(xué)版),，2012,，38(2)：213-218.

[8] Shan Weiwei，Wang Xuexiang,，Liu Xinning,，et al.An ultra low steady-state current power-on-reset circuit in 65 nm CMOS technology[J].Chinese Journal of Electronics，2014,，23(4)：678-681.

[9] LE H B,，DO X D，LEE S G,，et al.A long reset-time power-on reset circuit with brown-out detection capability[J].IEEE Transactions on Circuits and Systems II:Express Briefs,，2011，58(11)：778-782.

[10] 徐一,，馬永旺,，何洋，等.一種應(yīng)用開(kāi)關(guān)電容分壓的電源電壓檢測(cè)電路[J].電子器件，2018,，41(4)：924-927.

[11] 畢查德·拉扎維.模擬CMOS集成電路設(shè)計(jì)[M].陳貴燦,，程軍，張瑞智,，等,，譯.西安：西安交通大學(xué)出版社，2003.

作者信息:

張猛華,，薛海衛(wèi),，于宗光,，張  繼,，陳振嬌

(中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫214072)