作為先進(jìn)的特殊工藝半導(dǎo)體代工廠，格芯?（GLOBALFOUNDRIES?,，GF?）近日于年度全球技術(shù)大會（GTC）上宣布推出內(nèi)嵌先進(jìn)機(jī)器學(xué)習(xí)（ML）功能的增強(qiáng)型可制造性（DFM）設(shè)計(jì)套件,。這一行業(yè)領(lǐng)先的全新ML增強(qiáng)型DFM解決方案由格芯與西門子公司Mentor合作開發(fā)，以Mentor的Calibre? nmDRC平臺為基礎(chǔ),，可為客戶提供更有效的設(shè)計(jì)和開發(fā)體驗(yàn),，進(jìn)而幫助加快產(chǎn)品上市。
新的ML增強(qiáng)型DFM套件將作為格芯12LP+差異化半導(dǎo)體解決方案的工藝設(shè)計(jì)套件（PDK）更新推出,。12LP+采用久經(jīng)考驗(yàn)的平臺,，依托穩(wěn)健的生產(chǎn)生態(tài)系統(tǒng)，并針對人工智能（AI）訓(xùn)練和推理應(yīng)用進(jìn)行了優(yōu)化,，即將在紐約州馬耳他的格芯Fab 8投入生產(chǎn),。
格芯的全新ML增強(qiáng)型DFM解決方案是行業(yè)中的首款此類解決方案。格芯計(jì)劃于2020年第4季度陸續(xù)在12LP和22FDX?半導(dǎo)體平臺的PDK中推出該功能,。
格芯技術(shù)支持副總裁Jim Blatchford表示：“我們很高興能推出這個(gè)新的增強(qiáng)功能,，該功能融合了先進(jìn)的機(jī)器學(xué)習(xí)模型，讓我們的客戶能夠加快整體DFM驗(yàn)證并提供更高效的設(shè)計(jì)體驗(yàn),，最終實(shí)現(xiàn)成功進(jìn)行原型設(shè)計(jì)和加快產(chǎn)品上市的目標(biāo),。我們與Mentor的密切合作幫助我們將這項(xiàng)新的增強(qiáng)功能無縫集成到了12LP+ PDK中，我們期待在其他專業(yè)半導(dǎo)體解決方案的PDK中陸續(xù)推出更多的機(jī)器學(xué)習(xí)功能,?！?/p>
Mentor物理驗(yàn)證產(chǎn)品管理、Calibre設(shè)計(jì)解決方案總監(jiān)Michael White說：“我們很高興能與格芯?（GLOBALFOUNDRIES?）合作,，將基于機(jī)器學(xué)習(xí)的模型整合到格芯12LP+平臺的Calibre nmDRC中,。我們與格芯?（GLOBALFOUNDRIES?）攜手將機(jī)器學(xué)習(xí)整合到設(shè)計(jì)流程中，幫助我們共同的客戶實(shí)現(xiàn)無縫過渡,?！?/p>
自2009年成立以來，格芯已經(jīng)率先開發(fā)了一個(gè)稱為DRC+的DFM檢查平臺,，該平臺將電子設(shè)計(jì)自動化（EDA）軟件套件中的模式匹配工具與一個(gè)專有收益減損因子模式庫相結(jié)合,。借助DRC+，芯片設(shè)計(jì)人員能夠在早期設(shè)計(jì)中預(yù)防性地檢測到可能導(dǎo)致制造缺陷的缺陷模式或熱點(diǎn),。
格芯與Mentor合作將格芯開發(fā)的ML模型集成到了DRC+中,，幫助增強(qiáng)了DRC+的功能,，使它能夠識別新的和以前不能預(yù)見的熱點(diǎn)模式，從而提高了制造良品率,。使用格芯在制造過程中收集的芯片數(shù)據(jù)進(jìn)行訓(xùn)練后,，新的ML增強(qiáng)型DFM套件通過了驗(yàn)證和認(rèn)證，使芯片設(shè)計(jì)人員能夠在設(shè)計(jì)過程的早期更成功地發(fā)現(xiàn)并減少可能存在的問題,。
隨著設(shè)計(jì)人員向成功的原型設(shè)計(jì)和規(guī)模生產(chǎn)邁進(jìn),，在開發(fā)階段找到并解決這些熱點(diǎn)對他們來說至關(guān)重要。
格芯12LP+準(zhǔn)備投產(chǎn)
為了滿足快速增長的AI市場的特定需求,，格芯的12LP+在性能,、功耗和面積方面均提供了出色的表現(xiàn)。這一切是因?yàn)?2LP+引入了多項(xiàng)新特性,，包括更新后的標(biāo)準(zhǔn)單元庫,、用于2.5D封裝的中介層、低功耗0.5V Vmin SRAM位單元等,。這些特性有助于在AI處理器與存儲器之間實(shí)現(xiàn)低延遲,、低功耗數(shù)據(jù)傳輸。
12LP+基于格芯成熟的14nm/ 12LP平臺 ,，利用此平臺格芯已經(jīng)交付了100多萬片晶圓,。通過與AI客戶緊密合作并借鑒學(xué)習(xí)，格芯開發(fā)出12LP+,，為AI領(lǐng)域的設(shè)計(jì)人員提供更多差異化和更高價(jià)值,，同時(shí)最大限度地降低他們的開發(fā)和生產(chǎn)成本。
12LP+的性能提升包括SoC級邏輯性能相比12LP提升20%,，邏輯區(qū)面積微縮10%,。12LP+的進(jìn)步得益于它的下一代標(biāo)準(zhǔn)單元庫、經(jīng)過鄰域優(yōu)化的高性能組件,、單鰭片單元,、新的低壓SRAM位單元，以及改良的模擬版圖設(shè)計(jì)規(guī)則,。