受貿易摩擦等多重因素的影響,，全球的半導體大國均有意強化本國芯片制造能力。歐盟委員會在一項名為《2030數字指南針》計劃中，提出生產能力沖刺2nm的目標,。日本政府也于近日表示將出資420億日元，聯合日本三大半導體廠商——佳能,、東京電子以及Screen Semiconductor Solutions共同開發(fā)2nm工藝,。
事實上，在臺積電,、三星這些半導體制造龍頭的技術路線圖中,，2nm同樣是需要集結重軍突破的關鍵節(jié)點。那么，為何歐洲,、日本均將重振芯片制造的突破點放在2nm上,？其有何特殊之處嗎？
2納米是新的 “大”節(jié)點,？
晶圓制造作為半導體產業(yè)鏈的重要環(huán)節(jié),，發(fā)揮著基礎核心作用。特別是隨著5G,、高性能計算,、人工智能的發(fā)展，市場對先進工藝的要求越來越高,。
在臺積電2020年財報中,，第四季度采用最先進5nm工藝平臺加工晶圓的銷售額占總晶圓收入的20%，7nm和12nm/16nm的銷售額分別占29%和13%,。也就是說領先的5nm和7nm節(jié)點占臺積電收入的49%,，而高級節(jié)點（5nm、7nm,、12nm/16nm）占該公司總收入的62%,。
3nm是臺積電和三星兩大半導體制造巨頭當前的發(fā)展重點。兩家公司的量產計劃均落在2022年,。工藝尚在試產階段,，蘋果公司已經為旗下M系列和A系列處理器預訂采用這種技術的訂單。先進工藝制造在半導體產業(yè)中的重要性,，由此可見一斑,。
2nm作為3nm之后的下一個先進工藝節(jié)點，也早早進入人們的視野,。2019年,，臺積電便宣布啟動2nm工藝的研發(fā)，使其成為第一家宣布開始研發(fā)2nm工藝的公司,。
同時,，臺積電將在位于中國臺灣新竹的南方科技園建立2nm工廠，預計2nm工藝將于2024年進入批量生產,。
按照臺積電的說法,，2nm工藝研發(fā)需時4年,，最快也得要到2024年才能進入投產,。這段時間里5nm工藝乃至3nm工藝均會成為過渡產品，以供客戶生產芯片的需要,。
半導體一向有“大小”節(jié)點之分,。
以28nm為例，與40nm工藝相比，28nm柵密度更高,、晶體管的速度提升了約50%,，每次開關時的能耗則減小了50%。在成本幾乎相同的情況下,，使用28nm工藝可以給產品帶來更加良好的性能優(yōu)勢,。
2011年第四季度，臺積電首先實現了28nm全世代工藝的量產,。截止2014年年底,，臺積電是全球28nm市場中的最大企業(yè)，它在2014年的銷售收入主要來源于28nm,，占總營收的34%,，占全球28nm代工市場份額的80%，產能達到130000片/月,，占整個28nm代工市場產能的62%,。
業(yè)界認為，14nm,、7nm或5nm也是大節(jié)點,。
莫大康指出，由于2nm目前尚處于研發(fā)階段,，其工藝指標尚不清楚,。不能輕易判斷是否為一個“大”節(jié)點。然而根據臺積電的工藝細節(jié)詳情,，3nm晶體管密度已達到了2.5億個/mm2,，與5nm相比，功耗下降25%～30%,，功能提升了10%～15%,。
2納米作為下一代節(jié)點，性能勢必有更進一步的提升,，功耗也將進一步下降,。市場的需求是可以預期的。這或許正是日本與歐洲在高調進軍半導體先進制造之際,，力求在2nm上取得突破的原因之一,。
全面進入GAA時代？
2納米在技術上革新同樣非常關鍵,。根據國際器件和系統(tǒng)路線圖（IRDS）的規(guī)劃,，在2021～2022年以后，鰭式場效應晶體管（FinFET）結構將逐步被環(huán)繞式閘極（GAA）結構所取代,。
所謂GAA結構,，是通過更大的閘極接觸面積提升對電晶體導電通道的控制能力,，從而降低操作電壓、減少漏電流,，有效降低芯片運算功耗與操作溫度,。
目前，臺積電,、三星在5nm/7nm工藝段都采用FinFET結構,，而在下一世代的晶體管結構的選擇上，臺積電,、三星卻出現分歧,。
臺積電總裁魏哲家在法說會上表示，3nm的架構將會沿用FinFET結構,。臺積電首席科學家黃漢森強調,，之所以做此選擇是從客戶的角度出發(fā)。采用成熟的FinFET結構產品性能顯然更加穩(wěn)定,。
三星則選擇采用GAA結構,。在今年的IEEE國際固態(tài)電路大會（ISSCC）上，三星首次公布了3nm制造技術的一些細節(jié)——3nm工藝中將使用類似全柵場效應晶體管（GAAFET）結構,。
不過有消息爆出,，臺積電的2nm工藝將采用GAA架構。也就是說,，2nm或將是FinFET結構全面過渡到GAA結構的技術節(jié)點,。在經歷了Planar FET、FinFET后,，晶體管結構將整體過渡到GAAFET,、MBCFET結構上。
此外,，一些新材料在制造過程中也將被引入,。
新思科技研究人員兼電晶體專家Moroz表示，到了未來的技術節(jié)點,，間距微縮將減緩至每世代約0.8倍左右,。工程師們開始探索其他許多技術，以降低金屬導線上的電阻率,，從而為加速取得優(yōu)勢開啟大門,。其方式包括新的結構，例如跨越多個金屬層的梯度和超導孔（super-vias）,，以及使用鈷（Co）和釕（Ru）等新材料,。
無論是結構上的創(chuàng)新還是新材料的引入，2nm是一個非常關鍵的節(jié)點,。原有的很多技術難以滿足要求,，產業(yè)界需要從器件的架構,、工藝變異,、熱效應,、設備與材料等方面綜合解決。
歐洲,、日本均將重振芯片制造的突破重點放在2nm上,，目的顯然是希望在技術革新的關鍵節(jié)點導入，實現“換道超車”,，同時以此為契機向1納米甚至,？（埃米） 領域推進。
面臨技術與成本雙重挑戰(zhàn)
不過2nm的開發(fā)并不容易,，隨著摩爾定律走向物理極限,，芯片的制造面臨著技術與成本的雙重瓶頸。
根據莫大康的介紹,，目前的EUV光刻機精度仍不足以滿足2nm的需求,。光刻技術的精度直接決定工藝的精度，對于2nm的先進工藝,，高數值孔徑的EUV技術還亟待開發(fā),，光源、掩模工具的優(yōu)化以及EUV的良率和精度都是實現更先進工藝技術突破的重要因素,。
日前,，比利時微電子研究中心（IMEC）首席執(zhí)行官兼總裁Luc Van den hove表示，該中心正在與ASML公司合作,，開發(fā)更加先進的光刻機,，并已取得進展。
近年來,，IMEC一直在與ASML研究新的EUV光刻機,，目標是將工藝規(guī)模縮小到2nm及以下,。目前ASML已經完成了NXE:5000系列的高NA EUV曝光系統(tǒng)的基本設計,，至于設備的商業(yè)化，要等到至少2022年,，而臺積電和三星拿到設備還要在2023年,。
來自制造成本的挑戰(zhàn)更加嚴峻。有數據顯示,，7nm工藝僅研發(fā)費用就需要至少3億美元,，5nm工藝平均要5.42億美元，3nm,、2nm的工藝起步價大約在10億美元左右,。臺積電3nm工藝的總投資高達500億美元,。目前在建廠方面至少已經花費200億美元，可見投入之龐大,。
“盡管歐洲與日本都表達了想要在下一個技術世代來臨之際,，以2納米為切入點，發(fā)展先進工藝的計劃,。但如果一旦投入,，將面臨用戶從哪里來，如何平衡生產成本等問題,?！?莫大康指出。