一種超低輸入共模電壓的動態(tài)比較器電路設(shè)計
2021年電子技術(shù)應(yīng)用第10期
楊德旺，張春華,，郭春炳
廣東工業(yè)大學(xué) 信息工程學(xué)院,，廣東 廣州510006
摘要： 為了適應(yīng)物聯(lián)網(wǎng)低功耗的應(yīng)用場景，并滿足低電源電壓和低輸入共模電壓的工作要求,，提出了一種適用于超低輸入共模電壓的雙正反饋回路動態(tài)比較器。該比較器采用時序開關(guān)控制輸入輸出，解決了傳統(tǒng)動態(tài)比較器在輸入電壓低于閾值電壓時無法正常工作的問題,，增大了輸入動態(tài)范圍；電源到地之間僅堆疊兩級MOS管,，降低了最小電源電壓,；引入兩個正反饋回路，提高了分辨率,。采用TSMC 180 nm CMOS工藝設(shè)計和驗證,，仿真結(jié)果表明，在電源電壓為900 mV,，差模電壓為1 mV情況下,，提出的比較器最低共模電壓為51 mV，與傳統(tǒng)StrongARM動態(tài)比較器和DoubleTail動態(tài)比較器相比,，分別降低了374 mV和264 mV,；當(dāng)輸入共模電壓低于閾值電壓時，在中等的功耗下實現(xiàn)了最低的延時,。
中圖分類號： TN432
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.211378
中文引用格式： 楊德旺,，張春華，郭春炳. 一種超低輸入共模電壓的動態(tài)比較器電路設(shè)計[J].電子技術(shù)應(yīng)用,，2021,，47(10)：48-52.
英文引用格式： Yang Dewang，Zhang Chunhua,，Guo Chunbing. Design of a dynamic comparator circuit for ultra-low input common-mode voltage[J]. Application of Electronic Technique,，2021,，47(10)：48-52.
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.211378
中文引用格式： 楊德旺,，張春華，郭春炳. 一種超低輸入共模電壓的動態(tài)比較器電路設(shè)計[J].電子技術(shù)應(yīng)用,，2021,，47(10)：48-52.
英文引用格式： Yang Dewang，Zhang Chunhua,，Guo Chunbing. Design of a dynamic comparator circuit for ultra-low input common-mode voltage[J]. Application of Electronic Technique,，2021,，47(10)：48-52.
Design of a dynamic comparator circuit for ultra-low input common-mode voltage
Yang Dewang，Zhang Chunhua,，Guo Chunbing
School of Information Engineering,，Guangdong University of Technology，Guangzhou 510006,，China
Abstract： In order to adapt to the application scenarios of low power consumption in the Internet of Things, and meet the requirements of low power supply and low input common-mode voltage, this paper proposes a dynamic comparator, with dual-positive feedback loop, suitable for ultra-low input common-mode voltage. The comparator uses a timing switch to control the input and output, which solves the problem that the traditional dynamic comparator cannot work properly when the input voltage is lower than the threshold voltage, and increases the input dynamic range. Only two MOS devices are stacked in series between the power supply and the ground, which reduces the minimum power supply voltage. Two positive feedback loops are introduced to improve the resolution. TSMC 180 nm CMOS process is used to design and verify the proposed comparator. The simulation results show that the lowest common mode voltage of the proposed comparator is 51 mV when the power supply voltage is 900 mV and the differential mode voltage is 1 mV, which is 374 mV and 264 mV lower than the traditional StrongARM and DoubleTail dynamic comparators, respectively. When the input common-mode voltage is lower than the threshold voltage, it achieves best delay among three topologies at moderate power consumption.
Key words : dynamic comparator,；low input common-mode voltage；low power comparator
0 引言
隨著物聯(lián)網(wǎng)低功耗應(yīng)用的逐漸興起,，系統(tǒng)供電電壓逐漸降低,，要求便攜式設(shè)備和無線傳感器網(wǎng)絡(luò)能夠在電源電壓和輸入共模電壓都更低的條件下正常工作。比較器電路是SAR ADC等電路系統(tǒng)中的關(guān)鍵電路模塊,，其性能的好壞對系統(tǒng)有重要的影響[1-6],。
常用的比較器包括開環(huán)比較器和動態(tài)鎖存比較器。動態(tài)鎖存比較器相較于開環(huán)比較器具有無靜態(tài)功耗,、速度較快和精度較高等優(yōu)點,，因此取得了更廣泛應(yīng)用[7-8]。
StrongARM比較器具有低功耗的優(yōu)勢,，但分辨率較低,，且輸入共模范圍較小。DoubleTail比較器的分辨率和輸入共模范圍相比于StrongARM比較器有了一定的提高,，但代價是更高的功耗,，尤其當(dāng)輸入電壓較低時會發(fā)生漏電，造成功耗急劇增加,。因此設(shè)計一種同時滿足低功耗,、高分辨率和寬共模輸入范圍的動態(tài)比較器具有較強的實用意義[9-11]。
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作者信息：
楊德旺,，張春華，郭春炳
(廣東工業(yè)大學(xué) 信息工程學(xué)院,，廣東 廣州510006)
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